Анализ и синтез типовых электронных устройств
 Скачать 441.83 Kb.
|
1 2 Вывод по заданию 2 В результате выполнения работы получены ФАЛ, формально описывающие заданный алгоритм функционирования устройства. Выполнена минимизация СДНФ, в результате которой найдена минимальная дизъюнктивная формы (МДФ) записи ФАЛ. Минимизация выполнена с использованием карт Вейча. МДНФ ФАЛ приведена к виду, предполагающему ее реализацию на элементах 3ИЛИ-НЕ. Синтезирована схема устройства в заданном базисе логических элементов, и, с использованием заданных проверочных кодов, проверена правильность ее функционирования. Результат проверки свидетельствует, что функционирование разработанной схемы соответствует исходному заданию. Задание 3 Разработка цифрового автомата (последовательностного Цифрового устройства), реализующего заданный алгоритм функционирования По известным параметрам синтезировать схему последовательностного устройства, формирующего на выходе заданную последовательность двоично-десятичных кодов. Для этого согласно варианту (см. табл. 2.9) необходимо: 2.3.1. Определить число необходимых состояний и объем памяти цифрового автомата. 2.3.2. Преобразовать заданную последовательность выходных чисел к виду двоично-десятичного кода. 2.3.3. Определить разрядность выходного кода устройства. 2.3.4. Нарисовать обобщенную структурную схему проектируемого устройства. 2.3.5. Составить граф переходов цифрового автомата. 2.3.6. Выбрать тип триггера для реализации триггерной подсистемы цифрового автомата и записать его таблицу переходов. 2.3.7. Составить расширенную таблицу истинности, описывающую поведение проектируемого цифрового автомата. 2.3.8. Записать минимизированные ФАЛ, описывающие алгоритм работы комбинационной подсистемы устройства. 2.3.9. Привести полученные ФАЛ к стандартному базису логических элементов. 2.3.10. Составить схему цифрового автомата. 2.3.11. Нарисовать временные диаграммы, поясняющие работу разработанного устройства. 3.12. Сформулировать выводы по работе. Разработка цифрового автомата, реализующего заданный алгоритм функционирования Рассмотрим пример синтеза последовательностного устройства, формирующего на выходе следующую последовательность кодов: 61, 87, 28, 66, 97, 87. 2.3.1. Определим необходимое число состояний и требуемый объем памяти автомата, формирующего на выходе заданную последовательность выходных кодов. Согласно заданию на выходе устройства должно быть сформировано 6 чисел. Поэтому на выходе формируется 6 различных чисел и  .2.3.2. Для определения числа требуемых триггеров воспользуемся выражением:  Итак, для реализации подсистемы памяти необходимо 3 триггера. 2.3.3. Преобразуем заданные десятичные коды к виду двоично-десятичных кодов. Результаты преобразования сведены в таблицу 3.1. Таблица 3.1 Двоично-десятичное представление выходных кодов
Согласно полученной таблице для реализации заданной последовательности кодов необходимо использовать 8-разрядный код Z7…Z0. 2  .3.4. Обобщенная структурная схема проектируемого устройства имеет вид, показанный на рис. 3.1. Очевидно, что для функционирования устройства не требуется использование входного сигнала, т.е. устройство имеет структуру автомата Мура. 2.3.5. Синтезируем граф переходов проектируемого устройства. Отметим, что для работы устройства необходимо 7 состояний, в то время как при объеме памяти (3 триггера) возможно формирование 8 состояний. Следовательно, 1 возможное состояние является лишними и необходимо обеспечить работоспособность устройства при появлении на выходе этих лишних состояний (аварийных режимов). Для этого надо предусмотреть принудительный выход из этих состояний. Допустим, что при попадании устройства в лишнее состояние автомат должен вернуться к началу последовательности, при этом на выходе должен сформироваться нулевой код. Отвечающий сказанному граф переходов показан на рис. 3.2. В этом графе, в виду отсутствия входного сигнала, в числителе дроби, записанной над ребром графа, стоит прочерк.          S0 S1 S2 S3      S7 S6 S5 S4  Рис. 2.3.2. Граф переходов проектируемого устройства Для реализации триггерной подсистемы выбираем JK-триггер. Запишем таблицу переходов триггера данного типа. Особенностью данной таблицы является наличие большого числа неопределенных сигналов, что, с большой степенью вероятности, позволит упростить реализацию комбинационной подсистемы автомата за счет получения не полностью определенной расширенной таблицы истинности. С выбором типа триггера заканчивается проектирование подсистемы памяти. Она состоит из 3-х JK-триггеров. Сигнал ПОС Y, соответствующий таблице переходов, является 6-разрядным:  , по два управляющих сигнала на каждый триггер. Сигнал  3-разрядный.Таблица 3.2. Таблица переходов JK-триггера
2.3.6. Составим расширенную таблицу истинности, описывающую работу комбинационной подсистемы автомата (табл. 3.6.3). Для этого состояниям, указанным на графе переходам, присвоим следующие коды: S0 = 000; S1 = 001; S2 = 010; S3 = 011; S4 = 100; S5 = 101; S6 = 110; S7 = 111. Таблица 3.3. Расширенная таблица истинности комбинационной подсистемы автомата
2.3.7.Минимизацию ФАЛ подсистемы выполнена с использованием карт Вейча
2.3.8. Приведем полученные выражения к базису элементов И-НЕ и ИЛИ-НЕ. При этом допустимое число входов элементов должно равняться 2, 3 или 4.  , , , , , ,        2.3.9. Нарисуем временные диаграммы, поясняющие работу спроектированного устройства.   Рис. 2.3.4. Схема проектируемого автомата  Рис. 3.5. Временные диаграммы, поясняющие работы устройства Вывод: В результате выполнения работы было определено необходимое число состояний и объем памяти цифрового автомата, преобразована заданная последовательность выходных чисел к виду двоично-десятичного кода, определена разрядность выходного кода устройства. Выполнено построение графа переходов цифрового автомата, выбран тип триггера и записана его таблица переходов, составлена расширенная таблица истинности, описывающая поведение проектируемого цифрового автомата. Получены минимизированные ФАЛ, они были приведены к стандартному базису логических элементов. Составлена схема цифрового автомата и нарисованы временные диаграммы, свидетельствующие, что функционирование разработанной схемы соответствует исходному заданию. 1 2 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
или
