1. Типы цифровых устройств. Определение принадлежности устройства к первому или второму типу. Примеры устройств относящихся к первому и второму типу
 Скачать 241.58 Kb.
|
|
31. (30) Память конфигурации FPGA. Распределенная и выделенная память. Память конфигурации CPLD. Память конфигурации построена на триггерх. Память конфигурации на основе SRAM может быть распределенной и выделенной. Встроенные блоки памяти – это выделенная память. Она служит для функционирования конфигураций (LUT-выделенная память, служащая для построения конфигураций) Распределенная память- это триггеры внутри каждой ячейки и триггеры в точках соединений на каналах. CPLD: Память конфигураций построена на основе EEPROM (память распределенная энергонезависимая). 32. (31) Основные различия кристаллов CPLD и FPGA. Алгоритмы программирования под CPLD и FPGA Принципиальные различия заключаются в том, что в CPLD содержатся укрупненные ЛБ на основе элементов 2И-НЕ, 2ИЛИ-НЕ, а в FPGA в структуре содержатся более компактные ЛБ на основе таблицы истинности, количество ячеек FPGA превышает кол-во ячеек в CPLD на 1-2 порядка. Алгоритмы программирования интегральных схем заключается в переносе конфигурации матрицы соединения на память интегральной схемы. CPLD содержит энергонезависимую память, поэтому при старте системы ее не надо каждый раз загружать, она сохраняется, а в FPGA при включении каждый раз надо заново загружать конфигурацию. 33. (32) Структуры кристаллов последних поколений. В схемах 4го и 5го (FPGA) поколений ЛБ объединяются в мегаблоки. Кроме ЛБ в состав магеблока входят встроенные блоки памяти существенно больше емкости ( не 2К, а 16К), схема быстрого умножителя 16на16 и блок управления частотой, в котором кроме изменения фазы основной частоты есть возможность умножения и деления основной частоты, а так же изменение фазы полученной частоты. ЛБ в такой системе условно разделился на 2 части «правую» и «левую», в левой таблицы (LUT), в правой комбинаторная логика объединенная с помощью каналов только для мегаблоков. 34. (33) протокол JTAG. Структура TAP. Протокол нужен для проверки(тестирования) схем. //К группе для разработки решения проблем тестирования интегральных схем присоединились представители североамериканских компаний, и название было изменено на Joint Test Action Group (JTAG).// ТАР( порт тестирования, через который информация передается на плату(схему, которую мы тестируем)) состоит из 2х основных частей: контролера и сдвигового регистра, состоящий из ячеек граничного сканирования (BSC), расположенный во внешней области кристалла. Контролер это КА на 16 состояний переключения из одного состояния в другое зависимо от выбора режима: -1ый связь ячейки с внутренней частью, -2ой-связь ячейки с контактной площадкой, -3ий это и то и другое. 35. (34) Протокол JTAG. Режим работы ячейки граничного сканирования. Протокол нужен для проверки схем. Режим работы ячейки: 1ый режим-режим считывания конфигурации или программирования, 2ой-чтение соединений на плате( соединение с контактной площадкой), 3ий-проверка функционирования платы. Ячейка состоит из 2х триггеров. Первая ячейка связана с контактной площадкой, запись всегда производится в первую ячейку, а затем сдвигается в следующие. C1 осуществляет сдвиг в n-ую ячейку, от с2 синхроимпульс позволяет фиксировать информацию в триггере Т2 и затем вывести на выход. 36. (35) Общая структура микропроцессорной системы. Любая микропроцессорная система состоит из трех основных компонентов: собственно микропроцессора, производящего операции над данными, области памяти, где хранятся коды программ работы процессора и обрабатываемые массивы данных, и области устройств ввода-вывода, состоящую из схем, адаптирующих процессорную систему к внешним устройствам. Соединение блоков микропроцессорной системы производится по системной шине (СШ). Основной блок : CPU – Блок центрального процессора 1) I/O – блок ввода-вывода 2) MEM – блок памяти (хранятся и коды и данные) Системная шина состоит из трех групп шин: -шины адреса, на которую процессор выставляет адрес устройства в пространстве памяти или пространстве ввода-вывода, с которым будет производится обмен информацией; -шины данных, по которой производится обмен информацией; -шины управления, по которой процессор посылает управляющие сигналы и получает запросы от устройств ввода-вывода. Шина адреса однонаправлена, информация, следующая по ней, многоразрядна. Шина данных двунаправлена и информация, следующая по ней, также многоразрядна. Шина управления состоит из отдельных проводников, каждый из которых передает определенный сигнал управления. Формировать управляющие сигналы может процессорный блок и блок устройств ввода-вывода (запросы на процессорный блок). Для полноценного обмена процессора по шине данных важны три момента: направление обмена (чтение/запись), объект обмена (память/устройства ввода-вывода) и, наконец, структура информации (данные/код). 37. (36) Производительность микропроцессоров. Типы микропроцессоров. Производительность процессора. Если процессор работает с тактовой частотой F, то время T=1/F называется тактом. Время выполнения тестовой задачи можно рассчитать через такт T x C x I, где C – количество тактов на инструкцию, а I – количество инструкций на задачу. Соответственно, чем меньше времени затрачивается на решение тестовой задачи, тем производительность процессора выше. В указанном выше выражении уменьшение T ограничено свойствами структуры, поэтому изменение производительности можно достичь изменением I или C. Рассмотрим две основные архитектуры процессорного ядра. RISC – процессоры (Reduced Instruction Set Computer) и CISC - процессоры (Complete Instruction Set Computer). Любой тип процессора выполняет инструкции, непрерывным потоком поступающие из памяти по шине данных. Выполнение инструкции можно разбить на 5 этапов: 1 – выборка кода из памяти по выставленному на адресной шине адресу, 2 – дешифрация кода, 3 – исполнение, 4 – получение результата, 5 – обратная загрузка результата. 38. (37) Типы архитектур микропроцессорных систем. В настоящее время существуют два типа архитектуры микропроцессорных систем – Принстонская, или архитектура фон- Неймана и Гарвардская. В 1945 г. американский математик Джон фон Нейман сформулировал основные принципы работы современных компьютеров. Им была предложена архитектура, получившая его имя (von Neumann architecture) и предполагающая хранение программ и данных в общей памяти (1946 г.). Сегодня такая архитектура наиболее характерна для микропроцессоров, ориентированных на использование в компьютерах. Примером могут служить микропроцессоры семейства х86. Эти микропроцессоры относятся к CISC-процессорам. Имеется общая шина данных для общения с памятью, выделяется место и для кодов и для данных. Каждая команда должна быть дешифрована, разделение кодов и данных производится внутри процессорного блока(демультиплексирование на входе) Плюсы: пространство памяти можно изменить Минусы: если необходимо взять данные , получается, что на момент выдачи(записи) операнда, прекращается поток инструкции Архитектура, предполагающая раздельное использование памяти программ и данных, носит название гарвардской (Harvard architecture). Гарвардская архитектура позволяет центральному процессору работать одновременно как с памятью программ, так и с памятью данных, что существенно увеличивает производительность. Данная архитектура ориентирована на использование RISC- процессоров. Инструкции записываются по одной линии, а данные по другой. Плюсы: процессор не останавливает на время выдачи операнда, минус: нет возможности распределять пространство памяти. 39. (38)Конвейер. Этапы выполнения операций. Любой тип процессора выполняет инструкции, непрерывным потоком поступающие из памяти по шине данных. Выполнение инструкции можно разбить на 5 этапов: 1 – выборка кода из памяти по выставленному на адресной шине адресу, 2 – дешифрация кода, 3 – исполнение, 4 – получение результата, 5 – обратная загрузка результата. Для ускорения процесса работа производится конвейерным способом, т.е. в каждый момент времени одновременно выполняются разные этапы следующих подряд команд. Рассмотренный выше случай – пятиступенчатый конвейер, но для разных процессоров возможно объединение 4 и 5 или 3, 4 и 5 этапов, в этих случаях мы имеем четырех- или трехступенчатый конвейер. Для CISC – процессоров характерны сложные многотактовые инструкции, производители этих процессоров старались увеличить производительность за счет уменьшения I. Но это приводило к приостановке конвейера, а, следовательно, снова снижало производительность процессора. RISC – процессоры выполняют простые однотактовые операции. Они, в отличие от CISC не могут выполнять сложные задачи, зато для них C = 1,а так как операции обмена с пространством памяти в RISC выделены в отдельную группу, конвейер работает практически безостановочно и производительность высока. 40. (39) RISC-процессоры. Особенности выполнения операций. Особенности выполнения операций в RISC процессорах является наличие 2 источников и 1 приемника, поэтому при имеющихся 32-х регистрах невозможно описать все адреса непосредственно в полях команд. (Поле источник и поле приемник пишутся через thumb, кодирование сжатое) От способа кодирования зависит сложность блока дешифрации команд. Формат команд у такого процессора всегда одинаковый – 16 бит и 32 бита. Структура ядра RISC-процессора предполагает наличие большой внутренней памяти, состоящей из регистров общего назначения, не имеющих дополнительных специальных функций.( Исключение составляет регистр нуля, присутствующий во многих модификациях таких процессоров. Этот регистр всегда хранит 0 и на запись не работает.) С помощью команд прямой и обратной загрузки происходит обмен между регистрами общего назначения и памятью данных. При работе команд, использующих АЛУ (арифметико- логическое устройство), операнды поступают только из внутренней памяти ядра, что экономит время обработки. 41. (40) CISC-процессоры. Особенности выполнения операций. Для CISC процессора нет строго фиксированного формата, формат м.б. мин 8 бит, 16(слово) 32 (двойное слово) до 40, то есть до 5 байт. CISC свободно общается с памятью следовательно в CISC-процессоре появляется адресация операндов, позволяющая выполнить операцию над числами,1 из которых мб в памяти, а второе всегда в регистре. За счет указания смещения или непосредственного операнда формат команды может доходить до 5 байт, однако основные сведения должны укладываться на 16 битах. Код операции для CISC хранится в дополнительной памяти и в поле кода пишется указание на адрес этой памяти, то есть сокращается кол-во бит записи. В операции могут участвовать только 2 регистра (1 источник и 1 приемник), адрес регистра запишется прямо в поле источника и приемника. Для указания размерности источника и полного описания как источника так и приемника в младших разрядах используется 2 служебных бита. Структура ядра CISC-процессора, напротив, предполагает наличие малого количества регистров общего назначения, к тому же имеющих строго определенные функции. Эти функции обусловлены наличием большого количества указателей и счетчиков, входящих в состав ядра и позволяющих выполнять циклические операции, записанные в одной инструкции. При выполнении операций в АЛУ процессор может пользоваться операндами как хранящимися в регистрах общего назначения, так и в пространстве памяти, выделенном под данные. Таким образом, для написания программ под 42. (41)Способы адресации данных и их особенности для различных типов процессоров. Адресация: регистровая и непосредственная. При регистровой оба операнда в регистре процессора, при непосредственной источник задан числом (в регистр помещается какое-то число) При обмене с памятью: прямая адресация: адрес ячейки указывается в тексте команды; косвенная (несколько видов): адрес ячейки записывается в базовом регистре. Различают следующие виды косвенной адресации: базовая, базовая индексная, базовая индексная со смещением.( Пример в базовый регистр ВХ записываем точку данных, откуда начинаем считать, либо до куда записываем) Risc: способы адресации данных : для команды прямой и обратной загрузки всегда косвенная адресация ( LD, r1,r2, disp) в r1 пишется базовая точка отсчета – начало области памяти данных, дальше дается смешение от этой точки. Если мы загружаем полуслово 16 бит, то берем через 2 ячейки, если грузим 32 бита, то берем через 4 ячейки. При работе внутри ядра регистровая, непосредственная и битовая адресации. В битовой адресации открывается поле от 3 до 5 бит, на котором может указываться в зависимости от типа команды или код условие или номер изменяемого бита. ( условие - флаги. Флаг – состояние триггера в регистре.) Команды RISC-процессора однотактовые, все КЦУ, участвующие в процессе обработки, как коммутирующие, так и кодопреобразующие образуют цепочки и имеют общую задержку, не превышающую время такта. Команды пересылок между регистрами выполняются как арифметическая операция сложения с 0. CISC-процессор используется большее количество адресаций данных, чем при программировании под RISC-процессор. Команды CISC-процессора выполняются за несколько тактов, что позволяет не выстраивать коммутационные КЦУ в цепочку, а использовать один коммутатор и служебный регистр (например, в командах пересылок) 43. (42) Структура команды ассемблера. Формат команды делится на поля строго определённой длинны . Основное поле представляет код операции (СOP), эта информация поступает на основной дешифратор. Следующее поле - адреса источников и приемников ( пойдут на блок регистров) Операнд модно положить в один регистр. Формат команд должен быть фиксирован. Единица информации в процессорной системе это 1 байт, поэтому формат команды всегда кратен байту. 1. Типы цифровых устройств. Определение принадлежности устройства к первому или второму типу. Примеры устройств относящихся к первому и второму типу. 2. Комбинационные цифровые устройства. Шифратор и дешифратор. 3. Комбинационные цифровые устройства. Мультиплексор и демультиплексор. 4. Комбинационные цифровые устройства. Сумматор 5. Конечные автоматы. Принцип функционирования КА. Типы КА. 6. Простейший конечный автомат. Принцип функционирования, описание, таблица истинности асинхронного RS- триггера. 7. Функционирование D- триггера с динамическим синхровходом. 8. Типы триггеров. Назначения входов, описание функционирования. 9. Счетчики. Классификация по порядку счета. 10. Счетчики. Классификация по способу синхронизации и коэффициенту счета. 11. Принцип построения синхронных счетчиков и конечных автоматов с произвольной сменой состояний. 12. Регистры. Классификация. 13. Последовательные регистры. Принцип построения и функционирования. 14. Параллельные регистры. Буферные регистры. 15. Структуры регистров с различными способами записи и считывания. 16. Регистровые файлы. Принцип построения. Устройства в которых используются регистровые файлы. 17. Устройства памяти. Общая классификация. 18. Память с последовательным доступом. Принцип построения стека. 19. Адресная память. Принцип построения статических ОЗУ. 20. Адресная память. Принципы функционирования динамических ОЗУ 21. Адресная память. ПЗУ. Общая классификация. Постоянное запоминающее устройство (ПЗУ) 22. Адресная память. Принцип построения репрограммируемых ПЗУ. 23. Адресная память. Принцип построения многократно программируемых ПЗУ. 24. Общая классификация кристаллов программируемой логики. 25. Принцип построения ПЛМ и ПМЛ. 26. Общая структура CPLD. 27. Структура макроячейки CPLD. 28. (26) Принципы построения вентильных матриц (GA). Общая классификация. 29. Структура логических блоков FPGA. 30. (29) Система межсоединений FPGA. Принцип построения ПМС CPLD. 31. 30) Память конфигурации FPGA. Распределенная и выделенная память. Память конфигурации CPLD. 32. (31) Основные различия кристаллов CPLD и FPGA. Алгоритмы программирования под CPLD и FPGA 33. (32) Структуры кристаллов последних поколений. 34. (33) протокол JTAG. Структура TAP. 35. (34) Протокол JTAG. Режим работы ячейки граничного сканирования. 36. (35) Общая структура микропроцессорной системы. 37. (36) Производительность микропроцессоров. Типы микропроцессоров. 38. (37) Типы архитектур микропроцессорных систем. 39. (38)Конвейер. Этапы выполнения операций. 40. (39) RISC-процессоры. Особенности выполнения операций. 41. (40) CISC-процессоры. Особенности выполнения операций. 42. (41)Способы адресации данных и их особенности для различных типов процессоров. 43. (42) Структура команды ассемблера. |