Схемотехника 5_merged. Последовательностные цифровые устройства
 Скачать 2.59 Mb.
|
Последовательностные цифровые устройства • Последовательнстные логические устройства обладают памятью Значения выходных сигналов последовательностной логической схемы зависит как от текущих, таки от предыдущих значений входных сигналов В каждый дискретный момент времени состояние последовательностной схемы определяется набором сигналов, которые называются переменными состояния. Переменные состояния содержат всю информацию о прошлом и настоящем, необходимую для определения будущего состояния схемы К последовательностным схемам относят и синхронные логические устройства Иногда говорят, что последовательностные логические устройства включают в себя все схемы, которые не являются комбинационными триггер • S=1, R=0 – выход Q устанавливается в «1» • S=0, R=1 – выход Q устанавливается в «0» • S=0 и R=0 – режим хранения S=1 и R=1 – запрещенная комбинация, состояние выходов не определено На основе элементов 2И-НЕ также можно построить триггер, но он получится с инверсными входами Режим хранения информации в триггере В режиме хранения (Sn=Rn=0) два инвертора c положительной обратной связью образуют ячейку памяти Изменение состояния триггера а) пусть в момент времени tn на вход S поступает логическая 1; • б) сигнал на выходе элемента D2 изменяет свое состояние 1 -> 0, на входах D1 появляется комбинация 0 0, выход D1 изменяет свое состояние 0 -> 1; • в) триггер установлен в новое состояние Q=1 • г) если на вход S снова подать логический 0, триггер сохранит свое состояние Q=1 Сбой в работе триггера а) подаем сигнал S = 1; • б) триггер установлен в новое состояние Q = 1; • вне снимая сигнал S = 1, подаем сигнал R = 1, триггер устанавливается в неопределенное состояние Q=0 и Q=0; • г) снимаем сигналы S и R (режим хранения S=R=0) – на выходе триггера могут возникнуть незатухающие колебания Задержка переключения триггера а) два инвертора с положительной обратной связью, b) эквивалентная схема, где R – выходное сопротивление логического элемента, С – эквивалентная емкость нагрузки, G – коэффициент усиления D-триггер-защелка • D – данные, CLK – синхронизация, Q – выход Синим цветом выделены внутренние сигналы Временная диаграмма работы триггера-защелки • Когда сигнал CLK имеет высокий логический уровень разрешена запись данных в триггер. Данные защелкиваются по заднему фронту синхроимпульса. • Если вовремя действия синхроимпульса данные на входе изменяются будет изменяется и выход Q (временные интервалы t1-t2 и Когда сигнал CLK переходит в низкий логический уровень – триггер переходит в режим хранения данных (временные интервалы t2-t3 и t4-t5) Триггер-защелка в интегральной схемотехнике а) данные хранятся в виде заряда на конденсаторе, который подключается электронным ключом D2 к выходу первого инвертора b) данные хранятся в защелке, образованной инвертором D4 и буфером D5 см состоянием Пример схемотехнической реализации триггера Транзисторы M1, M2 – входной ключ (ММ) и ММ КМОП инверторы, которые образуют защелку хранения данных ММ ключ, замыкающий положительную обратную связь, когда сигнал синхронизации СМ, М) – вспомогательный инвертор для получения противофазных сигналов C и NC триггер с синхронизацией по фронту триггер с синхронизацией по фронту иногда называют триггер триггер Треугольник в обозначении входа синхронизации указывает на то, что запись данных в триггер происходит по фронту синхроимпульса Временная диаграмма работы триггера с синхронизацией по фронту • Данные со входа D записываются в триггер по переднему фронту синхроимпульса триггер со входом синхронного сброса Сброс триггера происходит при подаче низкого логического уровня на вход RESET • Вход RESET имеет приоритет над сигналом D • Кроме входа синхронного сброса в триггерах может быть вход асинхронного стирания - CLR и асинхронной предустановки в «1» (Preset) триггер В схеме 1 сигнал стробирования (CLK) объединяется с дополнительным сигналом разрешения (Enable) с помощью элемента И. Такое решение может привести к дополнительной задержке вцепи синхронизации. • В схеме 2 сигнал синхронизации CLK поступает непосредственно на триггер, • Если EN=1 сигнал данных через мультиплексор подается на вход D триггера. Если EN=0, тона каждом такте синхронизации сигнал с выхода Q подается на входи снова записывается в триггер Временная диаграмма работы триггера Запись данных в триггер происходит, если сигнал EN имеет высокий уровень. Таким образом можно разделить группы триггеров, подключенных к одной цепи CLK Регистр хранения данных a), c) – схемы по ГОСТ и DIN, b), d) – условные обозначения • В регистрах могут бать дополнительные входы E – разрешения записи и Reset – синхронного сброса • Регистры используются: Для временного хранения передаваемых и принимаемых данных При проектировании синхронных логических схем Последовательностные цифровые устройства триггер • В схеме 1 сигнал стробирования (CLK) объединяется с дополнительным сигналом разрешения (Enable) с помощью элемента И. Такое решение может привести к дополнительной задержке вцепи синхронизации. • В схеме 2 сигнал синхронизации CLK поступает непосредственно на триггер, • Если EN=1 сигнал данных через мультиплексор подается на вход D триггера. Если EN=0, тона каждом такте синхронизации сигнал с выхода Q подается на входи снова записывается в триггер Мультиплексор 2 в Мультиплексор используется для переключения входов и по сигналу S Временная диаграмма работы триггера Запись данных в триггер происходит, если сигнал EN имеет высокий уровень. Таким образом можно разделить группы триггеров, подключенных к одной цепи CLK Регистр хранения данных a), c) – схемы по ГОСТ и DIN, b), d) – условные обозначения • В регистрах могут бать дополнительные входы E – разрешения записи и Reset – синхронного сброса Сдвигающий регистр Сдвигающий регистр используется для преобразования последовательного кода в параллельный и для умножения/деления на 2. • Информация последовательно поступает на входи записывается в триггера D1-D4 по переднему фронту синхроимпульса CLK. • После четвертого синхроимпульса – на выходах Q4-Q1 получаем параллельный код входной последовательности Кольцевой сдвиговый регистр Если регистр оказался в состоянии «0-0-0-0», на выходе элемента И D5 формируется «1», выход Y мультиплексора D6 подключается ко входу 1 и на вход D первого триггера подается «1». Сдвигающий регистр с параллельной загрузкой Сдвигающий регистр с параллельной загрузкой используется для преобразования параллельного кода в последовательный На входе каждого триггера установлен мультиплексор, который управляется сигналом Shift. • Если Shift=0, выполняется загрузка данных в регистр со входов D0-Dn • Если Shift=1 данные начинают сдвигаться и поступают на выход S_Out • Загрузка и сдвиг данных выполняется по переднему фронту сигнала CLK 8 разрядный сдвигающий регистр с параллельной загрузкой – загрузка, sin – вход загрузки последовательных данных, d[7:0] – вход параллельных данных, sout - выход последовательных данных, q[7:0] – выход параллельных данных Т-триггер • Перенос из разряда в разряд (от D1 к D4) формируется последовательно. На выходе триггера D4 сигнал появится с задержкой, которая пропорциональна числу триггеров в счетчике Максимальная частота работы такого делителя Fmax = з, где Тз – время задержки одного триггера. Счетчик – делитель частоты с последовательным переносом Счетчик с параллельным переносом а) регистр, b) счетчик. Синим выделена схема формирования переноса. Перенос формируется сразу во всех разрядах Счетчик-делитель частоты с произвольным коэффициентом деления Счетчик с произвольным коэффициентом деления строится на базе двоичного счетчика CT2 и дешифратора DS. • Например, если нужен делитель частоты на 7, дешифратор должен сформировать сигнал сброса после го синхроимпульса, тогда й синхроимпульс сбросит счетчик в состояние "0000" и процесс начнется снова от 0000 до 0110. (Помним, что триггер синхронный, те. запись данных и сброс происходят только по переднему фронту синхроимпульса Дешифратор для формирования сигнала сброса а) б) в) Синхронные логические схемы • RG1, RG2 – регистры данных, ЛБ – логический (комбинаторный) блок Сигнал CLK подается на все регистры одновременно На рис. в) D1, D2, D3 – комбинаторный блоки входные и выходные переменные комбинаторного блока Тактовая частота в синхронной логике В схеме 1 тактовая частота определяется задержкой в комбинаторной части между регистрами RG1 и Период следования тактовых импульсов Тс В схеме 1: Tc = Td2+Td3+Td4+Tdr = 3+2+4+0.5 = 9.5 нс, где Tdi (time delay) – задержка распространения сигнала через й логический блок, Tdr = нс время, необходимое для записи информации в регистр В съеме 2: Tc = Td2+Td3+Tdr = 3+2+0.5 = 5.5 нс Требования к тактовым сигналам Сигнал CLK должен подается на все регистры одновременно. Динамическая память с произвольным доступом DRAM – Dynamic random access memory динамическая память с произвольным доступом • Изготавливают по МОП технологии. Информация хранится в виде заряда на конденсаторе DRAM энергозависимая память (пока подключено питание Ячейка DRAM памяти Линии Bit Line используются для записи и чтения данных Линия Word Line управляет ключами доступа к ячейке Для уменьшения площади кристалла конденсатор расположили над транзисторами В последних версиях DRAM конденсаторы превратились в высокие тонкие цилиндры, занимающие минимум места не только в длину, но ив ширину Организация микросхемы DRAM Спецификация SDRAM Samsung Обратите внимание на параметры tCK и CAS Latency. При увеличении частоты (уменьшается tCK) одновременно увеличивается необходимая задержка между отправкой в память адреса столбца и началом передачи данных - CAS Latency. Таким образом, для разгона необходимо поднять частоту и/или снизить CAS И еще один важный параметр – Refresh Period – максимальный период регенерации данных Модуль памяти 4GB, 512Mx64 (1 rank of 8 bank DDR3 SDRAMs ) • В маркировке модулей памяти присутствуют обозначения 1Rx4, 2Rx4, 2Rx8 или аналогичные Ранг памяти — это блок или область данных шириной 64 бита, которая создается с использованием нескольких или всех микросхем памяти в модуле. • Обозначениях и x8 указывают на количество банков в планке памяти или микросхеме. • Модуль памяти может иметь микросхемы с двух сторон ПП, он называется двухсторонним. При этом модуль может быть также одноранговым, двухранговым или четырехранговым, в зависимости от типа микросхем Статическая память с произвольным доступом • SRAM – Static random access memory — статическая память с произвольным доступом • Изготавливают по КМОП технологии Информация хранится в схеме из двух инверторов с положительной обратной связью, что позволяет сохранять состояние ячейки сколь угодно долго без регенерации, необходимой в динамической памяти • Применяется в кеш-памяти процессоров SRAM, также как DRAM, энергозависимая память (информация сохраняется пока подключено питание Схема ячейки SRAM • Линии BL (Bit Line) используются для записи и чтения данных Линия WL (Word Line) управляет двумя ключами доступа к ячейке (транзистры M5 и M6) • Инверторы выполнены на КМОП транзисторах ММ и ММ Преимущества Быстрый доступ к любой ячейке памяти при фиксированном времени доступа. • Для построения SRAM не требуются сложные контроллеры Сохраняет свое состояние без постоянной регенерации данных Недостатки Большая площадь ячейки (шесть транзисторов набит вместо двух у DRAM). • Уступает DRAM в показателе килобайт памяти Микросхемы энергонезависимой памяти 3D V-NAND Samsung • В V-NAND каждая ячейка – это многослойный цилиндр. • Внешний слой – управляющий затвор, внутренний — общий канал из поликристаллического кремния Ячейки, собранные вертикально, образуют стек памяти Число ячеек в стеке равно количеству слоев в кристалле 2.5” SSD Samsung 1TB (V-NAND го поколения Микросхемы 3D NAND альянса Intel-Micron V-NAND Samsung и 3D-NAND Micron Энергонезависимая память 3D XPoint Intel-Micron 3D Xpoint это 3D Xpoint — технология энергонезависимой памяти, анонсированная альянсом Intel - Micron (IM Flash) в 2016 году. • Для записи информации в ячейки памяти используется эффект изменения сопротивления столбика полупроводника (в некоторых источниках говорится об изменении агрегатного состояния Халькогенидов Однобитные ячейки расположены на пересечении адресных линий битов и слов. Каждая ячейка соединяется с линией специальным селектором. • Многослойное расположение ячеек По сравнению с технологией с плавающим затвором допускает существенно большее число перезаписей каждой ячейки Что такое SLC, MLC, TLC и QLC Это 1, 2, 3 и 4 бита водной ячейке |