Сверточные коды. 4 Дисер с 15 СК и Мягкое дек с 55. Программноаппаратная реализация оптимального алгоритма декодирования каскадных кодов на базе кодов рида соломона в адаптивных системах обмена данными

• Название: Программноаппаратная реализация оптимального алгоритма декодирования каскадных кодов на базе кодов рида соломона в адаптивных системах обмена данными
• Анкор: Сверточные коды
• Дата: 09.03.2020
• Размер: 5.5 Mb.
• Имя файла: 4 Дисер с 15 СК и Мягкое дек с 55.docx
• Тип: Диссертация; #111324
• страница: 20 из 21

ЗАКЛЮЧЕНИЕ

Основные выводы по проделанной работе

1. 
   Проведен анализ существующих методов защиты информации. Выбрана конфигурация каскадного кодека в виде кода Рида – Соломона на внешней ступени кодирования и сверточного кода с мягким декодером – на внутренней ступени.
   
2. 
   Предложен способ формирования мягких решений, получаемых от детектора, для сложных видов модуляции. Их эффективность доказана с помощью компьютерного моделирования.
   
3. 
   Предложенная архитектура решателя ключевого уравнения позволила сократить критический путь и время, затрачиваемое на всю процедуру декодирования, по сравнению с классическим подходом более чем в 2 раза.
   
4. 
   Предложенный подход реализации декодера кодов РС оптимален для построения адаптивного кодека. Это достигается за счет построения сдвигового регистра KES-блока из расчета на наиболее помехоустойчивый код из набора реализуемых кодеков. Благодаря этому, сложность адаптивного декодера не зависит от количества реализуемых промежуточных режимов кодирования.
   
5. 
   Предложенная архитектура арифметических вычислителей в поле Галуа позволяет реализовать их на вентильном уровне, что требует минимальных аппаратных затрат. Подобный подход также позволяет конвейеризировать вычисления, что дает возможность повышения тактовой частоты устройства до 400 МГц.
   
6. 
   Благодаря проведенным лабораторным испытаниям, удалось выделить 26 режимов адаптации АСК, в которых подстройка проводилась не только за счет выбора различных параметров кода РС, но и за счет изменения параметров модуляции. Диапазон рабочих скоростей АСК составил от 0,7 Мбит/с до 44,1 Мбит/с при соотношениях сигнал-шум от -3 дБ до 19 дБ.
   
7. 
   Проведенные натурные испытания на открытой местности показали эффективность разработанного алгоритма автоматической подстройки режима кодирования. Благодаря алгоритму адаптации, кодек обеспечил уверенную связь на расстоянии порядка 28 км при неблагоприятных погодных условиях. При этом процент утерянных (перевыданных) сообщений составил менее 0,36%, а средняя скорость передачи данных была равной 14,5 Мбит/с.
   

Направление дальнейших исследований

В целях дальнейшей оптимизации ресурсов СПК и увеличения ее эффективности в ближайшем будущем планируется проведение следующих работ:

1. 
   Разработка системы адаптации СПК по внутреннему коду.
   
2. 
   Совершенствование методов формирования мягких решений, получаемых от демодулятора.
   
3. 
   Улучшение методов оценки состояния канала связи для совершенствования алгоритмов адаптации корректирующей способности СПК.
   

СПИСОК ЛИТЕРАТУРЫ

1. 
   Ajaz, S. An efficient radix-4 Quasi-cyclic shift network for QC-LDPC decoders /
   

S. Ajaz, H. Lee // IEICE Electronics Express. 2014. – January. – vol. 11. – no. 2. – pp. 1-6.

2. 
   Ashenden, P. J, The Designer’s Guide to VHDL / Second Edition, Morgan Kaufmann Publishers. – 2004.
   
3. 
   Bahl, L.R. Optimal decoding of linear codes for minimizing symbol error rate /
   

L.R. Bahl, J. Cocke, F. Jelinek, J Raviv // IEEE Transactions on Information Theory. – 1974. – March. – Vol. IT-20. – pp. 284 – 287.

4. 
   Benedetto, S. Principles of Digital Transmission With Wireless Applications / S. Benedetto, E. Biglieri // New York, USA: Kluwer Academic / Plenum Publisher. – 1999.
   
5. 
   Berlekamp, E. R. Nonbinary BCH Decoding // International Symposium on Information Theory. – 1967.
   
6. 
   Berlekamp, E. R. The Application of Error Control to Communications / E. R. Berlekamp, R. E. Peile, S. P. Pope // IEEE Communications Magazine. – 1987. – April.
   

– vol. 25. – no. 4. – pp. 44-57.

7. 
   Berrou, C. Near Shannon limit error-correcting coding and decoding: Turbo Codes / C. Berrou, A. Glavieux, P. Thitimajshima // in Proc. IEEE Int. Conf. Communications (ICC’93). – 1993. – May. – pp. 1064–1070.
   
8. 
   Bhaskar, R. Efficient Galois Field Arithmetic On SIMD Architectures / R. Bhaskar, P. K. Dubey, V. Kumar, A. Rudra // ACM Symp. On Parallel Algorithms and Architectures. – 2003. – pp. 256-257.
   
9. 
   Blanksby, A. J. A 690-mW 1-Gb/s 1024-b, Rate ½ Low-Density Parity-Check Code Decoder / A. J. Blanksby, C. J. Howland // IEEE J. Solid-State Circuits. – 2002. – March. – vol. 37. – no. 3. – pp. 404–412.
   
10. 
    Bose, R. C. Further Results on Error Correcting Binary Group Codes / R. C.
    

Bose, D. K. Ray-Chaudhuri // Information and Control. – 1960. – September. – vol. 3. – pp. 279-290.

11. 
    Burton, H. O. Inversionless decoding of binary BCH codes / IEEE Trans. Inform. Theory. – 1971. – September. – vol. IT-17. – pp. 464-466.
    
12. 
    Carrasco, R. A. Non-binary error control coding for wireless communication and data storage / R. A. Carrasco, M. Johnston; J. Wiley & Sons, Ltd, – 2008, p.–302.
    
13. 
    Chang, H.-C. New serial architectures for the Berlekamp-Massey algorithm / H.-
    

C. Chang, C. B. Shung // IEEE Trans. Commun. – 1999. – April. – vol. 47. – pp. 481- 483.

14. 
    Chen, Y. Small Area Parallel Chien Search Architectures for Long BCH Codes / Yanni Chen, Keshab K. Parhi // IEEE transactions on very large scale integration (VLSI) systems. – 2004. – May. – vol. 12. – no. 5. – pp. 545-549.
    
15. 
    Chien, R. T. Decoding procedures for Bose-Chaudhuri-Hocquenghem codes / IEEE Trans. – 1964, – IT-10, pp. 357–363.
    
16. 
    Cho, J. Strength-Reduced Parallel Chien Search Architecture for Strong BCH Codes / J. Cho, W. Sung // IEEE transactions on circuits and systems – II: express briefs. – 2008. – May. – vol. 55. – no. 5. – pp. 427-431.
    
17. 
    Cho, T. A High-Speed Low-Complexity Modified Radix-25 FFT Processor for High-Rate WPAN Applications / T. Cho, H. Lee // IEEE Transactions on VLSI Systems. – 2013. – January. – vol. 21. – no. 1. – pp. 187-191.
    
18. 
    Choi, C.-S. High-Throughput Low-Complexity Four-Parallel Reed-Solomon Decoder Architecture for High-Rate WPAN Systems / C.-S. Choi, H.-J. Ahn, H. Lee // IEICE Transactions on Communications. – 2011. – May. – vol. E94-B. – no. 05. – pp. 1332-1338.
    
19. 
    Clarke, C.K.P. Reed-Solomon error correction / BBC R&D White Paper, WHP 031. – 2002. – July.
    
20. 
    Clevorn, T. Low-Complexity Belief Propagation Decoding by Approximations with Lookup-Tables / T. Clevorn, P. Vary // in Proc. 5th Int. ITG Conference on Source
    

and Channel Coding (SCC 2004), Erlangen, Germany. – 2004. – January.

21. 
    Cyclone II Device Family Data Sheet / Altera Inc. – 2005. – July.
    

22. 
    David Hayes. FPGA implementation of a Flexible LDPC decoder, A thesis submitted in partial fulfilment of the requirements for the degree of Bachelor of Engineering in Telecommunication Engineering at The University of Newcastle, Australia. – 2008. – October 28.
    
23. 
    Elharoussi, M. VHDL Design and FPGA Implementation of a Parallel Reed- Solomon (15, K, D) Encoder/Decoder / M. Elharoussi, A. Hamyani, M. Belkasmi // International Journal of Advanced Computer Science and Applications. – 2013. – vol. 4.
    

– no. 1.

24. 
    Favalli, M. Optimization Of Error Detecting Codes For The Detection Of Crosstalk Originated Errors / M. Favalli, C. Metra // Design Automation and Test in Europe. – 2001. – March. – pp. 290-296.
    
25. 
    Fettweis, G. The Tactile Internet: Applications and Challenges / IEEE Vehicular Technology Magazine. – 2014. – vol. 9. – no. 1. – pp. 64–70.
    
26. 
    Forney, G. D. On Decoding BCH Codes, // IEEE Transactions on Information Theory. – 1965. – October. – vol. IT-11. – pp. 549-557.
    
27. 
    FPGA Designer Quickstart Guide, whitepaper, / Altium Inc. – 2005. – July.
    

28. 
    Guruswami, V. Improved decoding of Reed-Solomon and algebraic-geometric codes / V. Guruswami, M. Sudan // IEEE Trans. Inf. Theory. 1999. – v.45. – pp.755- 764.
    
29. 
    Hagenauer, J. Iterative Decoding of Binary Block and Convolutional Codes / J. Hagenauer, E. Offer, L. Papke // IEEE Trans. Inform. Theory. – 1996. – March. – vol. 42. – no. 2. – pp. 429–445.
    
30. 
    Han, T. Fast area-efficient VLSI adder / T. Han, D. A. Carlson // in Proc. 8th Symp. on Comp. Arithmetic. – 1978. – May.
    
31. 
    Hasan, M. A. Algorithms and architectures for a VLSI Reed-Solomon DRAFT /
    

M. A. Hasan, V. K. Bhargava, T. Le-Ngoc // 2001. – February.

32. 
    Hunt, A. Hyper-codes: High-performance low-complexity error-correcting codes
    

/ A. Hunt, S. Crozier, D. Falconer // Proceedings of the 19th Biennial Symposium on Communications. – 1998. – May 31 to June 3. – pp. 263-267.

33. 
    Jeong, B. Low-Complexity Non-Iterative Soft-Decision BCH Decoder Architecture for WBAN Applications / Boseok Jeong, Hanho Lee // Journal of Semiconductor and Science Technology. – 2015. – April 1.
    
34. 
    Jung K. Low-Complexity Multi-Mode Memory-based FFT Processor for DVB- T2 Applications / K. Jung, H. Lee // IEICE Transactions on Fundamentals of Electronics, Communications, and Computer Sciences, Systems. – 2011. – November. – vol. E94-A. – no. 11. – pp. 2376-2383.
    
35. 
    Kaur, S. VHDL Implementation of Reed-Solomon code / Thesis, Thapar Institute of Engg. – 2006.
    
36. 
    Keller, T. A turbo-coded burst-by-burst adaptive wideband speech transceiver / T. Keller, M. Münster, L. Hanzo // IEEE J. Select. Areas Commun. – 2000. – November. – pp. 2363–2372.
    
37. 
    Kim, S. A Reduced-Complexity Architecture for LDPC Layered Decoding Schemes / S. Kim, G. E. Sobelman, H. Lee // IEEE Transactions on VLSI Systems. – 2011. – June. – vol. 19. – no. 6. – pp. 1099-1103.
    
38. 
    Kung, L.-P. Introduction To Error Correcting Codes / NSDL Scout Report for Math, Engineering, and Technology. – 2003.
    
39. 
    Kwon, S. An area-efficient VLSI architecture of a Reed-Solomon decoder/encoder for digital VCRs / S. Kwon, H. Shin // IEEE Trans. Consumer Electronics. – 1997. – November. – pp. 1019-1027.
    
40. 
    Lee, H. High-Speed VLSI Architecture for Parallel Reed–Solomon Decoder / IEEE transactions on very large scale integration (VLSI) systems. – 2003. – April. – vol. 11. – no. 2. – pp. 288-294.
    
41. 
    Lee, K. A High-Speed Low-Complexity Concatenated BCH Decoder
    

Architecture for 100Gb/s Optical Communications / K. Lee, H.-G. Kang, J.-I. Park, H. Lee // Journal of Signal Processing Systems. – 2012. – January. – vol. 6. – no. 1. – pp. 43-55.

42. 
    Leven, A. Status and recent advances on forward error correction technologies for lightwave systems / A. Leven and L. Schmalen // J. Lightw. Technol. – 2014. – pp. 2735–2750.
    
43. 
    Li, J. Realizing unequal error correction for nand flash memory at minimal read latency overhead / J. Li, K. Zhao, J. Ma, T. Zhang // IEEE Trans. Circuits Syst. II, Exp. Briefs. – 2014. – May. – vol. 61. – no. 5. – pp. 354–358.
    
44. 
    Liu, K. J. R. Algorithm-based low-power and high-performance multimedia signal processing / K. J. R. Liu, A.-Y. Wu, A. Raghupathy, J. Chen. // IEEE. – 1998. – June. – vol. 86. – pp. 1155-1202.
    
45. 
    MacKay, D. J. C. Near Shannon limit performance of low density parity check codes / D. J. C. MacKay, R. M. Neal // Electron. Lett. – 1997. – vol. 33. – no. 6. – pp. 457–458.
    
46. 
    Marchand, C. Hign-speed Conflict-free Layered LDPC Decoder for the DVB-S2,
    

-T2 and-C2 Standards / C. Marchand, L. Conde-Canencia, E. Boutillon // IEEE Workshop on Signal Processing Systems. – 2013.

47. 
    Mastrovito, E. D. VLSI Architectures for Computations in Galois Fields / Linkoping University, Sweden. – 1991.
    
48. 
    McEliece, R. J. Finite Fields for Computer Scientists and Engineers / Boston: Kluwer Academic. – 1987.
    
49. 
    Morris J. Reconfigurable Computing - FPGA structures, lecture notes, University of Auckland, NZ
    
50. 
    Nicolaidis, M. Design for Soft-Error Robustness to Rescue Deep Submicron Scaling // White Paper, iRoC Technologies. – 2000.
    
51. 
    Orlando, G. A Super-Serial Galois Fields Multiplier For FPGAs And Its Application To Public-Key Algorithms / G. Orlando, C. Paar // Proc. of the 7th Annual
    

IEEE Symposium on Field Programmable Computing Machines, FCCM’99, Napa Valley, California. – 1999. – April. – pp. 232-239.

52. 
    Parhi, K. K. Eliminating the fanout bottleneck in parallel long BCH encoders // IEEE. Trans. Circuits Syst. I. – 2004. – March. – vol. 51. – no. 3. – pp. 512-516.
    
53. 
    Park, J.-I. Area-Efficient Truncated Berlekamp-Massey Architecture for Reed- Solomon Decoders / J.-I. Park, H. Lee // IET Electronics Letters. – 2011. – February. – vol. 47. – no. 4. – pp. 241-243.
    
54. 
    Park, Y. S. A fully parallel nonbinary LDPC decoder with fine-grained dynamic clock gating / Y. S. Park, Y. Tao, Z. Zhang // IEEE J. Solid-State Circuits. – 2015. – February. – vol. 50. – no. 2. – pp. 464-475.
    
55. 
    Prange, E. Cyclic Error-Correcting Codes in Two Symbols, Air Force Cambridge Research Center-TN-57-103. – 1957. – September.
    
56. 
    Purser, M. Introduction to Error Correcting Codes / Artech House. Boston- London. – 1995.
    
57. 
    Quartus II Handbook Volume 1: Design and Synthesis. Altera Inc. – 2015. – May.
    
58. 
    Quartus II Handbook Volume 2: Design Implementation and Optimization. Altera Inc. – 2015. – Juny.
    
59. 
    Quartus II Handbook Volume 3: Verification. Altera Inc. – 2015. – May.
    

60. 
    Reed, I. S. Polynomial Codes over Certain Finite Fields / I. S. Reed, G. Solomon
    

// SI AM Journal of Applied Mathematics. – 1960. – vol. 8. – pp. 300-304.

61. 
    Reyhani-Masoleh, A. Low Complexity Bit Parallel Architectures for Polynomial Basis Multiplication over GF(2m) / Arash Reyhani-Masoleh, M. Anwar Hasan // IEEE transactions on computers. – 2004. – August. – vol. 53. – no. 8. – pp. 945-959.
    
62. 
    Richardson, T. J. Design of Capacity-Approching Irregular Low-Density Parity- Check Codes / T. J. Richardson, M. A. Shokrollahi, R. L. Urbanke // IEEE Trans. Inform. Theory. 2001. – February. – vol. 47. – no. 2. – pp. 619–637.
    
63. 
    Sarwate, D.V. High-Speed Architectures for Reed-Solomon Decoders / D.V. Sarwate, N.R. Shanbhag // IEEE transactions on VLSI Systems. – 2001.
    
64. 
    Sauve, P.-P. International Symposium on Turbo Codes, Brest, France / P.-P. Sauve, A. Hunt, S. Crozier, P. Guinand. – 2000. – September. – pp. 121-124.
    
65. 
    Schmalen, L. Next generation error correcting codes for lightwave systems / L. Schmalen, V. Aref, J. Cho, K. Mahdaviani // ECOC Th.1.3.3. – 2014.
    
66. 
    Seth, K. Ultra folded high-speed architectures for Reed-Solomon decoders / K. Seth, K. N. Viswajith, S. Srinivasan, V. Kamakoti // in Proc. Int. Conf. VLSI Design. – 2006. – January. – pp. 517-520.
    
67. 
    Shah, S. S. Self-correcting codes conquer noise Part 2: Reed-Solomon codecs / S.
    

S. Shah, S. Yaqub, F. Suleman // Chameleon Logics. – 2001. – Part 1: Viterbi Codecs.

68. 
    Shannon, C. E. A Mathematical Theory Of Communication // Bell System Technology Journal. – 1948. – vol. 27. – pp. 379-423, 623-656.
    
69. 
    Shao, H. M. A VLSI Design of a Pipeline Reed-Solomon Decoder / H.M. Shao,
    

T.K. Truong, L.J. Deutsch, J. Yuen, I.S. Reed // IEEE Trans. Comput. – 1985. – May. – vol. C-34. – no. 5. – pp. 393-403.

70. 
    Song, L. 10- and 40-Gb/s forward error correction devices for optical communications / L. Song, M. Yu, M. S. Shaffer // IEEE Journal of Solid-State Circuits.
    

– 2002. – November. – vol. 37. – no. 11.

71. 
    Stratix II Device Handbook / Altera Inc. – 2005. – July. – vol. 1.
    

72. 
    Sugiyama, Y. A Method for Solving Key Equation for Goppa Codes / Y. Sugiyama, Y. Kasahara, S. Hirasawa, T. Namekawa // Information and Control. – 1975.
    

– vol. 27. – pp. 87-99.

73. 
    Sylvester, J. Reed Solomon Codes / Elektrobit. – 2001. – January.
    

74. 
    Truon, T.K. The VLSI Design of a Reed-SoIomon Encoder Using Berlekamp's Bit-Senal Multiplier Algorithm / T.K. Truong, L.J. Deutsch, I.S. Reed, I.S. Hsu, K. Wang, C.S. Yeh // Third Caltech Conf. on VLSI. 1983. – pp. 303-329.
    
75. 
    VLSI lecture notes, ETF, University of Belgrade.
    

76. 
    Wai, K. C. C. Field Programmable Gate Array Implementation of Reed-Solomon Code RS (255, 239) / K. C. C. Wai, S. J. Yang // New York. – 2006.
    
77. 
    Wicker, S. B. Error Control Systems for Digital Communication and Storage / Englewood Cliffs, N.J.: Prentice-Hall. – 1994.
    
78. 
    Wicker, S. B. Reed-Solomon Codes And Their Applications / S. B. Wicker, V. K. Bhargava // New York, IEEE Press. – 1994.
    
79. 
    Wilhelm, W. A new scalable VLSI architecture for Reed-Solomon decoders / IEEE J. Solid-State Circuits. – 1999. – March. – vol. 34. – pp. 388-396.
    
80. 
    Woodard, J. P. Comparative Study of Turbo Decoding Techniques: An Overview
    

/ J. P. Woodard, L. Hanzo // IEEE transactions on venicular technology. – 2000. – November. – vol. 49. – no. 6. – pp. 2208-2233.

81. 
    Yeo, E. High Throughput Low-Density Parity-Check Decoders Architectures / E. Yeo, P. Pakzad, B. Nicolic, V. Anantharam // in Proc. IEEE Global Telecommunications Conference, 2001. – 2001. – November. – vol. 5. – pp. 3019– 3024.
    
82. 
    Yeon, J. Low-Complexity Triple-Error-Correcting Parallel BCH Decoder / J. Yeon, S.-J. Yang, C. Kim, H. Lee // Journal of Semiconductor and Science Technology,
    

– 2013. – October, – vol.13. – no. 5. – pp.465-472.

83. 
    Zhang, J. Optimized design for high-speed parallel BCH encoder / J. Zhang, Z. Wang, Q. Hu, J. Xiao // in Proc. 2005 IEEE Int. Workshop on VLSI Design and Video Technology. – 2005. – May. – pp. 97-100.
    
84. 
    Zubairi J. A. FPGA: The chip that flip-flops, lecture notes. – 2004. – October.
    

85. 
    Берлекэмп, Э.Р. Алгебраическая теория кодирования / Э.Р. Берлекэмп; пер.с англ. / под ред. С.Д. Бермана. – М.: Мир, 1971. – 384 с.
    
86. 
    Берлекэмп, Э.Р. Техника кодирования с исправлением ошибок / Э.Р. Берлекэмп // ТИИЭР. – 1980. – Т. 68, №5, – С. 24–58.
    
87. 
    Блейхут, Р. Теория и практика кодов, контролирующих ошибки : пер. с англ. / Под ред. Д.К. Зигангирова / Р. Блейхут. – М. : Мир 1986. – 576 с.
    
88. 
    Блох, Э. Л. Обобщенные каскадные коды / Э.Л. Блох, В.В. Зяблов. – М. : Связь, 1976. – 356 с. : ил.
    
89. 
    Бородин, Л. Ф. Введение в теорию помехоустойчивого кодирования / Л. Ф. Бородин. – М. : Советское радио, 1968. – 408 с.
    
90. 
    Бураченко, Д.Л. Геометрические модели сигнально-кодовых конструкций / Д.Л. Бураченко, Н.В. Савищенко. – СПб. : ВАС, 2012. – 388 с.
    
91. 
    Варакин, Л.Е. Системы связи с шумоподобными сигналами / Л.Е. Варакин.
    

– М.: Радио и связь, 1985. – 384 с.

92. 
    Васильев, К. К. Математическое моделирование систем связи / К. К. Васильев, М. Н. Служивый. – Ульяновск : УлГТУ, 2010. – 128 с.
    
93. 
    Васильев, К.К. Теория электрической связи / К. К. Васильев, В.А. Глушков, А.В. Дормидонтов, А.Г. Нестеренко. – Ульяновск : УлГТУ, 2008. – 452 с.
    
94. 
    Вернер, М. Основы кодирования / М. Вернер. – М.: Техносфера, 2004. – 288 с.
    
95. 
    Витерби, А.Д. Принципы цифровой связи и кодирования. Выпуск 18. : пер. с английского под ред. К.Ш. Зигангирова / А.Д. Витерби, Дж. К. Омура. – М.: Радио и связь, 1982. – 536 с.
    
96. 
    Галлагер, Р. Коды с малой плотностью проверок на четность : пер. с англ. под ред. Р.Л. Добрушшина / Р. Галлагер. – М. : Мир, 1966. – 144 с.
    
97. 
    Галлагер, Р. Теория информации и надежная связь : пер. с англ, под ред. М. С. Пинскера и Б. С. Цыбакова / Р. Галлагер. – М. : Сов. радио, 1974. – 568 с.
    
98. 
    Гладких, А. А. Методы эффективного декодирования избыточных кодов и их современные приложения / А.А. Гладких, Р.В. Климов, Н.Ю. Чилихин. – Ульяновск : УлГТУ, 2016. – 258 с.
    
99. 
    Гладких, А. А. Приемник комбинаций каскадного кода / А. А. Гладких, Г.
    

А. Гриневич, Н. А. Неудачин, П. Д. Расторгуев // Авторское свидетельство на изобретение № 684762. Бюллетень изобретений, 1979. – № 19.

100. 
     Гладких, А. А. Эффективное декодирование недвоичных кодов с провокацией стертого элемента / Баскакова Е.С., Маслов А.А., Тамразян Г.М // Автоматизация процессов управления. № 2(32) 2013.–С. 87–93.
     
101. 
     Гладких, А.А. Основы теории мягкого декодирования избыточных кодов в стирающем канале связи. А.А. Гладких – Ульяновск: УлГТУ, 2010. – 379 с.
     
102. 
     Гладких, А.А. Применение метода гиперкодирования в системах передачи данных / А.А. Гладких // Автоматизация процессов управления. № 2 (24) 2011, – С. 77-81.
     
103. 
     Золотарев, В. В. Помехоустойчивое кодирование. Методы и алгоритмы. Справочник : под ред. чл.-кор. РАН Зубарева Ю. Б. / В. В. Золотарев, Г. В. Овечкин. – М. : Горячая линия-Телеком, 2004. – 126 с.
     
104. 
     Золотарев, В.В. Многопороговые декодеры и оптимизационная система кодирования / В.В. Золотарев, Ю.Б. Зубарев, Г.В. Овечкин; под ред. Академика РАН В.К. Левина. – М.: Горячая линия – Телеком. – 2012. – 239 с., ил.
     
105. 
     Зяблов, В.В. Анализ корректирующих свойств итерированных и каскадных кодов / В.В. Зяблов // Передача цифровой информации по каналам с памятью. – М. : Наука, 1970. – С. 76–85.
     
106. 
     Касперски, К. Могущество кодов Рида-Соломона или информация, воскресшая из пепла / К. Касперски // Системный администратор. − 2004. − C. 88- 94.
     
107. 
     Кларк, Дж. Кодирование с исправлением ошибок в системах цифровой связи / Дж. мл. Кларк, Дж. Кейн; пер.с англ. – М.: Радио и связь, 1987.– 392 с.
     
108. 
     Мак-Вильямс, Ф. Дж. Теория кодов, исправляющих ошибки / Ф. Дж. Мак- Вильямс, Н. Дж. А. Слоэн. – М. : Связь, 1979. – 354 с.
     
109. 
     Месси, Дж. Пороговое декодирование / Дж. Месси. – М. : Мир, 1966.– 284 с.
     
110. 
     Морелос-Сарагоса, Р. Искусство помехоустойчивого кодирования. Методы, алгоритмы, применение / Р. Морелос-Сарагоса.– М. : Техносфера, 2005.–320 с.
     
111. 
     Овечкин, Г.В. Эффективность применения многопорогового декодера в каскадных схемах / Г.В. Овечкин, П.В. Овечкин // Новые информационные технологии в научных исследованиях и в образовании. Материалы 8-й Всероссийской научно-техн. конф. – Рязань: РГРТА. – 2003. –С.131-132.
     
112. 
     Питерсон, У. Коды, исправляющие ошибки / У. Питерсон, Э. Уэлдон.: пер. с англ.; под ред. Р. Л. Добрушина и С. Н. Самойленко. – М. : Мир, 1976. – 594 с.
     
113. 
     Прокис, Джон. Цифровая связь / Джон. Прокис; пер. с англ.; под ред. Д. Д. Кловского.– М. : Радио и связь, 2000. – 800 с.
     
114. 
     Савищенко, Н.В. Специальные интегральные функции, применяемые в теории связи / Н.В. Савищенко. – СПб. : ВАС, 2012. – 560 с.
     
115. 
     Скляр, Бернард. Цифровая связь. Теоретические основы и практическое применение : изд. 2-е, испр. пер. с англ / Бернард Скляр. – М. : Издательский дом
     

«Вильямс», 2003. – 1104 с.

116. 
     Тайлеб, Н. Проектирование кодеров и декодеров кода Рида-Соломона на ПЛИС типа FPGA / Тайлеб Н., Поляков А.К. // Сборник трудов научного семинара, посвященного памяти д.т.н., профессора З.М. БЕНЕСОНА.- М.: ВЦ РАН, 2008. – С. 26-29.
     
117. 
     Тайлеб-Мазуз, Н. Параметризованный проект высокоскоростного многоканального декодера кода Рида-Соломона / Н. Тайлеб-Мазуз // Вестник МЭИ. - M.: Издательский дом МЭИ, 2011. № 5. – С. 112-118.
     
118. 
     Тамразян Г.М. Аппаратная реализация оптимального декодера низкоплотностных кодов / Г.М. Тамразян, А.А. Гладких, Д.В. Ганин // Автоматизация процессов управления. – 2015. – №3 (41). – С.106-113.
     
119. 
     Тамразян, Г.М. Алгоритм декодирования избыточных кодов с динамически перестраиваемыми параметрами / Г.М. Тамразян // Радиотехника. – 2014. – №11. – С.94–98.
     
120. 
     Тамразян, Г.М. Современные методы адаптивного помехоустойчивого кодирования / Г.М. Тамразян // Автоматизация процессов управления. – 2016. –
     

№2(44). – С.45-49.

121. 
     Трифонов, П.В. Интерполяция в списочном декодировании кодов Рида- Соломона / П.В. Трифонов // Проблемы передачи информации. 2007. – Т.43. – Вып.3. – С.66-74.
     
122. 
     Фано, Р. Передача информации, Статистическая теория связи. / Р.Фано. – М. : – Мир, 1965. – 438 с.
     
123. 
     Финк, Л. М. Теория передачи дискретных сообщений / Л. М. Финк. – М. : Сов. радио, 1970. – 728 с.
     
124. 
     Форни, Д. Каскадные коды / Д. Форни. – М. : Мир, 1970. – 207 с.
     

125. 
     Форни, Д. Экспоненциальные границы для ошибок в системах со стиранием, декодированием списком и решающей обратной связью / Д. Форни // Некоторые вопросы теории кодирования. – М. : 1970, – С.166 – 205.
     
126. 
     Хлынов, А.А. Исследование принципов реализации LDPC кодека на ПЛИС.
     

/ А.А. Хлынов // Материалы Международной научно-технической конференции

«INTERMATIC – 2012». – 2012. – Москва. – ч. 6. – С.150-156.

127. 
     Шувалов, В.П. Прием сигналов с оценкой их качества / В.П. Шувалов. – М. : Связь, 1979. – 240 с.