Сверточные коды. 4 Дисер с 15 СК и Мягкое дек с 55. Программноаппаратная реализация оптимального алгоритма декодирования каскадных кодов на базе кодов рида соломона в адаптивных системах обмена данными

• Название: Программноаппаратная реализация оптимального алгоритма декодирования каскадных кодов на базе кодов рида соломона в адаптивных системах обмена данными
• Анкор: Сверточные коды
• Дата: 09.03.2020
• Размер: 5.5 Mb.
• Имя файла: 4 Дисер с 15 СК и Мягкое дек с 55.docx
• Тип: Диссертация; #111324
• страница: 13 из 21

Выход:

Шаг 4: ω_i 2t   s_i  λ₀ 2t  s_i1  λ₁ 2t  ...  s₀  λ_i 2t 

λ_i2t ,

_i2t ,

i  0,1, ..., t .

i  0,1, ..., t 1 .

В силу того, что шаги 1 и 4 схожи между собой, их можно реализовать в одном устройстве. Таким образом, аппаратная реализация KES-блока сводится к разработке двух АЛУ [72]:

• 
  блока расчета невязок (Discrepancy Computation, DC-block),
  
• 
  блока корректировки полинома локаторов ошибок (Error Locator Update, ELU-block).
  

Архитектура АЛУ, реализующего iBM-алгоритм, представлена на рисунке 3.11.

От SC-блока DC-блок К CSEE- λt(r) λt-1(r). . .λ1(r) λ0(r) блоку Λ(z) γ(r) ELU-блок MC(r) δ(r) К CSEE-блоку Ω(z) в цикле от 2t+1 до 3t

Рисунок 3.11 – Схема устройства, работающего согласно алгоритму iBM

DC-блок рассчитывает невязку δ(r) в течение одного такта и отправляет ее вместе с параметром γ(r) и контрольным сигналом MC(r) в блок ELU, который обновляет полиномы в течение того же цикла. Схема DC-блока представлена на рисунке 3.12, а внутреннее устройство блока CONTROL отображено на рисунке 3.13 [63, 41].
...

...

S1 ... St ... S2t-1 S0 DS1 ... DSt ... DS2t-1 DS0 CONTROL × + × + × + λ t(r) ... λ1(r) λ0(r) γ0(r) δ(r) MC

Рисунок 3.12 – Схема DC-блока

Счетчик r δ(r) D 1 0 msb k(r) 1 0 1 D γ(r) δ(r) MC(r)

Рисунок 3.13 – Схема блока CONTROL

DC-блок содержит регистры, хранящие компоненты синдромного многочлена, полученные от SC-блока. Каждый такт t + 1 умножителей

рассчитывают произведение согласно первому шагу алгоритма. Эти произведения складываются двоичными сумматорами для расчета невязки δ(r). Количество

таких сумматоров равно

log₂ ^t1^. Таким образом, общее время, затрачиваемое

на расчет невязки, составит

T_  T_mult ^log₂ ^t1^T_add, где T_multи T_add– время,

необходимое на выполнение операций умножения и сложения, соответственно. Стоит отметить, что все арифметические операции рассчитываются в конечном поле Галуа GF(2^m). Подробное описание аппаратной реализации АЛУ, работающего в конечном поле, будет дано в следующем параграфе.

При реализации какого-либо устройства на ПЛИС важным параметром является длина критического пути [21, 27, 49], то есть суммарное время, необходимое для выполнения всех требуемых операций в течение одного такта. Чем длиннее критический путь, тем меньшую тактовую частоту можно использовать для данного устройства. Суммарная задержка критического пути DC-блока составляет:

TDC Tmult 1 log2 t1Tadd log2 mTor Tand,

(3.4)

где T_orи T_and– время, затрачиваемое на выполнения бинарных операций ИЛИ и И, соответственно.

После расчета невязки δ(r) и параметра MC(r) в DC-блоке, коэффициенты полиномов, обновленных на втором и третьем шагах алгоритма, одновременно поступают в ELU блок. ELU-блок представляет собой сдвиговый регистр, ячейками которого служат специальные вычислители PE0 (Processor Element). Эти вычислители обновляют коэффициенты полиномов λ(z) и B(z). Схема вычислителя представлена на рисунке 3.14.

λ_i(r)


_γ(r) γ(r)

δ(r)

γ(r)
δ(r)
λ_i(r)







γ(r)
δ(r)

δ(r)

B_i(r)

MC(r)

B_i-1(r)
B_i(r)




MC(r)
B_i-1(r)

Рисунок 3.14 – Схема вычислителя PE0
Архитектура ELU-блока представлена на рисунке 3.15. Из рисунка следует, что сигналы δ(r), γ(r), MC(r) транслируются во все вычислители одновременно. Кроме того, регистры каждого вычислителя, кроме PE0₀, инициализируются нулями при старте. Элемент PE0₀ инициализируется значением 1  GF(2^m) [63].

λ_t(r)


λ_t-1(r) ^{λ1(r) λ0(r)}