Курсовые работы ПСКПА 2021. Руководство по выполнению курсовой работы Проектирование систем на кристалле с программируемой архитектурой тема работы Разработка блоков микропроцессорной sram памяти Текущая версия документа от 13. 11. 2021
 Скачать 0.54 Mb.
|
|
РУКОВОДСТВО ПО ВЫПОЛНЕНИЮ КУРСОВОЙ РАБОТЫ «Проектирование систем на кристалле с программируемой архитектурой» тема работы «Разработка блоков микропроцессорной SRAM памяти» Текущая версия документа от 13.11.2021 В рамках курсовой работы студентам предлагается разработать и верифицировать схему классического блока статической памяти. Работы выполняются бригадным способом. В состав группы входят: архитектор-верификатор (разработка структуры блоков и выбор схемотехники блоков, подготовка поведенческих моделей, проведение совместной верификации общей схемы в программе заказного проектирования); cхемотехник-тополог (подготовка схем блоков, расчет узлов в схемотехническом симуляторе, моделирование блоков, а также разработка топологии (по дополнительному заданию)); Цель проекта — разработать функциональную, компактную, быструю, по возможности энергоэффективную (с низкой потребляющей мощностью) SRAM-память, т.е. статическое ОЗУ, СОЗУ, для использования в высокопроизводительном микроконтроллере или микропроцессоре. Проект выполняется в ДВА ЭТАПА командами из двух студентов. Первый этап проекта состоит из четко определенных задач (аналогично самостоятельному домашнему заданию), в то время как заключительная (длинная) фаза проекта более открыта для творчества. ЭТАП 1: Разработка надежной ячейки памяти и получение ее характеристик Выбор ячейки На первом этапе проекта бригады предоставляют предварительно разработанную ячейку SRAM. На практике используются различные конструкции SRAM ячеек (от 4-х транзисторных до 12-ти транзисторных), но основное внимание уделяется стандартной конструкции из 6-ти транзисторов как одной из самых распространенных. Инверторы на парах транзисторов MP1, MN1 и MP2, MN2 формируют элемент хранения логической информации. Линия WL управляет транзисторами MN3 и MN4 для доступа к ячейке. Для записи данных и для чтения данных используются общие линии BL и BLB . В процессе проектирования ячейки бригада определяет стабильность ячейки, на основе извлеченного списка цепей, используя HSPICE или LTspice для выполнения моделирования. Рис. Ячейка 6-ти транзисторной статической памяти SRAM Определение статического запаса помехоустойчивости Общепринятой оценкой устойчивости разрабатываемых ячеек статической памяти является статический запас помехоустойчивости (SNM, Static Noise Margin). SNM – это длина стороны максимально возможного квадрата, который может поместиться внутри передаточной характеристики-бабочки, получаемой путем наложения графиков статических передаточных характеристик инверторов, формирующих запоминающий элемент-триггер. Вручную вычислять размер этого максимального квадрата нет необходимости, т.к. измерения могут быть автоматизированы. По окончании процесса измерения бригада должна представить графики. Статический запас помехоустойчивости при чтении (SRAM Read SNM) Рис. Схема определения Read SNM для SRAM В процессе чтения напряжения на линиях WL , BL и BLB держатся равными напряжению VDD. Петля обратной связи на инверторах разрывается. Напряжение V1 на входе инвертора изменяется от 0 до VDD, а напряжение V2 при этом считывается. На основе полученных данных строится передаточная характеристика-бабочка. Благодаря данной характеристике может быть найдено максимальное значение напряжения, формируемое в процессе чтения на внутреннем узле делителя напряжения, видимого со стороны шины чтения BLB (значение напряжения V2 при условии, что напряжение V1 достигло уровня VDD). Статический запас помехоустойчивости при записи (SRAM Write SNM) В процессе записи к линии WL приложено напряжение VDD, а необходимая для записи информация подается на линии BL и BLB . Петля обратной связи на инверторах снова разрывается. Передаточные характеристики из-за различных напряжений на линиях данных в процессе записи не будут схожими. Напряжение V1 на входе инвертора изменяется от 0 до VDD, а напряжение V2 при этом считывается и наоборот. Рис. Схема определения Write SNM для SRAM На основе данной характеристики может быть найдено максимальное значение напряжения, формируемое в процессе записи на внутреннем узле делителя напряжения, видимого со стороны шины чтения BLB (значение напряжения V1 при условии, что напряжение V2 достигло уровня 0). ЭТАП 2: Разработка составных блоков, оптимизация и сборка проекта Пример символа разрабатываемой памяти с входными и выходными портами: Рис. Символ разрабатываемого блока SRAM Пример определения сигналов в итоговом отчете: A: Адресные входы, которые выбирают определенное слово в массиве памяти (address). DQ: Двунаправленные выводы данных, которые служат в качестве выходных во время операции чтения и в качестве входных во время операции записи. S (CS): Сигнал выбора микросхемы (chip select). При нахождении в низком логическом уровне, обеспечивает нормальную операцию чтения или записи. При высоком логическом уровне переводит SRAM в состояние предварительного заряда, поддерживает драйверы вывода данных в состоянии с высоким выходным сопротивлением (импедансом) и отключает только буферы ввода данных. Если этот сигнал не используется, он должен быть подключен к потенциалу земли. W: Сигнал разрешения записи низкого уровня (write enable). Активирует операцию записи и удерживает драйверы вывода данных в состоянии с высоким сопротивлением. При высоком уровне обеспечивает нормальную работу операции чтения. G: Сигнал разрешения работы выходов данных низкого уровня (output enable). При высоком логическом уровне драйверы вывода данных находятся в состоянии с высоким сопротивлением. При низком уровне состояние драйвера вывода данных определяется на основе сигналов S, W и E. Если этот сигнал не используется, он должен быть подключен к потенциалу земли. E (CE): Сигнал активации нормального режима работы (chip enable). При наличии высокого логического уровня допускается нормальная работа блока памяти. При низком логическом уровне SRAM находится в состоянии предварительного заряда, удерживает драйверы вывода данных в состоянии с высоким сопротивлением (импедансом) и отключает все входные буферы, кроме входного буфера, отвечающего за работу сигнала S (CS). Если этот сигнал не используется, он должен быть подключен к потенциалу питания. Упрощенная диаграмма цикла чтения: Упрощенная диаграмма цикла записи: Тематика курсовых работ 1. Разработка статического ОЗУ 8 1. ОЗУ имеет вход данных D, входную шину адреса A[2..0], выход данных Q, входные сигналы чтения RN и сигнал записи WN.. Внутри ОЗУ находится накопитель из 8 бит. Работа схемы. При подаче сигнала низкого уровня на вход WN происходит запись информации с вывода D в накопитель по адресу, выставленному на шину A[2..0]. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на шину A[2..0],и выдача её на вывод Q. При подаче сигнала высокого уровня на вход RN микросхемы её выход Q находятся в высокоимедансном состоянии «отключено». 2. Разработка статического ОЗУ 4 2. ОЗУ имеет входную шину данных D[1..0], входную шину адреса A[1..0], выходную шину данных Q[1..0], входные сигналы чтения RN и записи WN. Внутри ОЗУ находится накопитель из 4 слов по 2 разряда. Работа схемы. При подаче сигнала низкого уровня на вход WN происходит запись информации с шины D[1..0] в накопитель по адресу, выставленному на шину A[1..0]. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на шину A[1..0], и выдача её на шину Q[1..0]. При подаче сигнала высокого уровня на вход RN микросхемы её выходы Q[1..0]. находятся в высокоимедансном состоянии «отключено». 3. Разработка статического ОЗУ 2 4. ОЗУ имеет входную шину данных D[3..0], вход адресa A, выходную шину данных Q[3..0], входные сигналы чтения RN и записи WN. Внутри ОЗУ находится накопитель из 2 слов по 4 разряда. Работа схемы. При подаче сигнала низкого уровня на вход WN происходит запись информации с шины D[3..0] в накопитель по адресу, выставленному на выводе A. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на вывод A, и выдача её на шину Q[3..0]. При подаче сигнала высокого уровня на вход RN микросхемы её выходы Q[3..0]. находятся в высокоимедансном состоянии «отключено». 4. Разработка статического ОЗУ 4 2 с архитектурой FIFO. ОЗУ имеет вход данных D[1..0], выход данных Q[1..0], входные сигналы чтения RN и записи WN.. Внутри ОЗУ находится накопитель из 4 слов по 2 бита. Работа схемы. При подаче сигнала низкого уровня на вход WN по переднему фронту сигнала происходит запись информации с входной шины D[1..0] в накопитель. При этом происходит сдвиг информации в накопителе на один разряд, а внутренний счетчик числа записанных слов увеличивается на единицу. При подаче низкого уровня сигнала на вход RN по переднему фронту сигнала происходит считывание информации из накопителя и выдача её на выход Q[1..0]. При таком считываниина выход выдаётся слово, записанное раньше других. Информация о предыдущем считанном слове теряется и счётчик числа записанных слов уменьшается на единицу. При разработке микросхемы считается, что её работа будет организована корректно, без переполнений в одну и другую сторону. Защиту от «дурака» делать не надо. 5. Разработка динамического ОЗУ 8 1. ОЗУ имеет вход данных D, входную шину адреса A[2..0], выход данных Q, входные сигналы чтения RN и сигнал записи WN. Внутри ОЗУ находится накопитель из 8 бит. Работа схемы. При подаче сигнала низкого уровня на вход WN происходит запись информации с вывода D в накопитель по адресу, выставленному на шину A[2..0]. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на шину A[2:0] и выдача её на вывод Q. При подаче сигнала высокого уровня на вход RN микросхемы её выходы Q находятся в высокоимпедансном состоянии «отключено». 6. Разработка динамического ОЗУ 4 2. ОЗУ имеет входную шину данных D[1..0], входную шину адреса A[1..0], выходную шину данных Q[1..0], входные сигналы чтения RN и записи WN. Внутри ОЗУ находится накопитель из 4 слов по 2 разряда. Работа схемы. При подаче сигнала низкого уровня на вход WN происходит запись информации с шины D[1..0] в накопитель по адресу, выставленному на шину A[1..0]. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на шину A[1..0], и выдача её на шину Q[1..0]. При подаче сигнала высокого уровня на вход RN микросхемы её выходы Q[1..0]. находятся в высокоимпедансном состоянии «отключено». 7. Разработка динамического ОЗУ 2 4. ОЗУ имеет входную шину данных D[3..0], вход адресa A, выходную шину данных Q[3..0], входные сигналы чтения RN и записи WN. Внутри ОЗУ находится накопитель из 2 слов по 4 разряда. Работа схемы. При подаче сигнала низкого уровня на вход WN происходит запись информации с шины D[3..0] в накопитель по адресу, выставленному на выводе A. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на вывод A, и выдача её на шину Q[3..0]. При подаче сигнала высокого уровня на вход RN микросхемы её выходы Q[3..0]. находятся в высокоимпедансном состоянии «отключено». 8. Разработка двухпортового статического ОЗУ 4 1. ОЗУ имеет входы данных D1 и D2, входные шины адресов A1[1..0] и A2[1..0], выходы данных Q1 и Q2, входные сигналы чтения RN1 и RN2, записи WN1 и WN2 Внутри ОЗУ находится накопитель из 4 бит. Работа схемы. При подаче сигнала низкого уровня на вход WN1 или WN2 происходит запись информации с соответствующего входа D1 или D2 в накопитель по адресу, выставленному на соответствующую шину A1[1..0] или A2[1..0]. При подаче сигнала низкого уровня на входы RN1 или RN2, происходит считывание информации из накопителя по адресу, выставленному на соответствующую шину A1[1..0] или A2[1..0] и выдача её на соответствующий выход Q1 или Q2. При подаче сигнала высокого уровня на входы микросхемы RN1 или RN2 её соответствующие выходы Q1 или Q2 находятся в высокоимпедансном состоянии «отключено». При разработке микросхемы следует считать что обращения к микросхеме по разным портам происходит не одновременно. 9. Разработка двухпортового статического ОЗУ 2 2. ОЗУ имеет входные шины данных D1[1..0] и D2[1..0], входы адресов A1 и A2, выходные шины данных Q1[1..0] и Q2[1..0], входные сигналы чтения RN1 и RN2, записи WN1 и WN2. Внутри ОЗУ находится накопитель из 2 слов по 2 разряда. Работа схемы. При подаче сигнала низкого уровня на вход WN1 или WN2 происходит запись информации с соответствующей входной шины D1[1..0] или D2[1..0] в накопитель по адресу, выставленному на входах A1 или A2. При подаче сигнала низкого уровня на входы RN1 или RN2, происходит считывание информации из накопителя по адресу, выставленному на соответствующих входах A1 или A2 и выдача её на соответствующую шину Q1[1..0] или Q2[1..0]. При подаче сигнала высокого уровня на входы микросхемы RN1 или RN2 её соответствующие выходы Q1[1..0] или Q2[1..0] находятся в высокоимпедансном состоянии «отключено». При разработке микросхемы следует считать, что обращения к микросхеме по разным портам происходит не одновременно. 10. Разработка масочного ПЗУ 16 1. ПЗУ входную шину адреса A[3..0], выход данных Q, входной сигнал чтения RN.. Внутри ПЗУ находится накопитель из 16 бит. Работа схемы. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на шину A[3..0], и выдача её на вывод Q. При подаче сигнала высокого уровня на вход RN микросхемы её выходы Q находятся в высокоимпедансном состоянии «отключено». 11. Разработка масочного ПЗУ 8 2. ПЗУ имеет входную шину адреса A[2..0], выходную шину данных Q[1..0], входной сигнал чтения RN. Внутри ПЗУ находится накопитель из 8 слов по 2 разряда. Работа схемы. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на шину A[2..0], и выдача её на шину Q[1..0]. При подаче сигнала высокого уровня на вход RN микросхемы её выходы Q[1..0]. находятся в высокоимпедансном состоянии «отключено». 12. Разработка масочного ПЗУ 4 4. ПЗУ имеет входную шину адреса A[1..0], выходную шину данных Q[3..0], входной сигналы чтения RN. Внутри ПЗУ находится накопитель из 4 слов по 4 разряда. Работа схемы. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на шину A[1..0], и выдача её на шину Q[3..0]. При подаче сигнала высокого уровня на вход RN микросхемы её выходы Q[3..0]. находятся в высокоимпедансном состоянии «отключено». 13. Разработка динамического ОЗУ 2 8. ОЗУ имеет входную шину данных D[7..0], вход адресa A, выходную шину данных Q[7..0], входные сигналы чтения RN и записи WN. Внутри ОЗУ находится накопитель из 2 слов по 8 разрядов. Работа схемы. При подаче сигнала низкого уровня на вход WN происходит запись информации с шины D[7..0] в накопитель по адресу, выставленному на выводе A. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на вывод A, и выдача её на шину Q[7..0]. При подаче сигнала высокого уровня на вход RN микросхемы её выходы Q[7..0]. находятся в высокоимпедансном состоянии «отключено». 14. Разработка статического ОЗУ 8 1 с архитектурой типа «LIFO». ОЗУ имеет вход данных D, выход данных Q, входные сигналы чтения RN и записи WN. Внутри ОЗУ находится накопитель из 8 бит. Работа схемы. При подаче сигнала низкого уровня на вход WN по переднему фронту сигнала происходит запись информации с входа D в накопитель. При этом происходит сдвиг информации в накопителе на один разряд, а внутренний счетчик числа записанных бит увеличивается на единицу. При подаче низкого уровня сигнала на вход RN по переднему фронту сигнала происходит считывание информации из накопителя и выдача её на выход Q. При таком считываниина выход выдаётся бит, записанный позже других. Информация о предыдущем считанном бите теряется и счётчик числа записанных бит уменьшается на единицу. При разработке микросхемы считается, что её работа будет организована корректно, без переполнений. Защиту от «дурака» делать не надо. 15. Разработка динамического ОЗУ 8 1 на базе одно транзисторной ячейки памяти ОЗУ имеет вход данных D, входную шину адреса A[2..0], выход данных Q, входные сигналы чтения RN и сигнал записи WN. Внутри ОЗУ находится накопитель из 8 бит. Работа схемы. При подаче сигнала низкого уровня на вход WN происходит запись информации с вывода D в накопитель по адресу, выставленному на шину A[2..0]. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на шину A[2..0], и выдача её на вывод Q. При подаче сигнала высокого уровня на вход RN микросхемы её выходы Q находятся в высокоимпедансном состоянии «отключено». 16. Разработка динамического ОЗУ 4 2 на базе одно транзисторной ячейки памяти. ОЗУ имеет входную шину данных D[1..0], входную шину адреса A[1..0], выходную шину данных Q[1..0], входные сигналы чтения RN и записи WN. Внутри ОЗУ находится накопитель из 4 слов по 2 разряда. Работа схемы. При подаче сигнала низкого уровня на вход WN происходит запись информации с шины D[1..0] в накопитель по адресу, выставленному на шину A[1..0]. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на шину A[1..0], и выдача её на шину Q[1..0]. При подаче сигнала высокого уровня на вход RN микросхемы её выходы Q[1..0]. находятся в высокоимпедансном состоянии «отключено». 17. Разработка динамического ОЗУ 2 4 на базе одно транзисторной ячейки памяти. ОЗУ имеет входную шину данных D[3..0], вход адресa A, выходную шину данных Q[3..0], входные сигналы чтения RN и записи WN. Внутри ОЗУ находится накопитель из 2 слов по 4 разряда. Работа схемы. При подаче сигнала низкого уровня на вход WN происходит запись информации с шины D[3..0] в накопитель по адресу, выставленному на выводе A. При подаче низкого уровня сигнала на вход RN происходит считывание информации из накопителя по адресу, выставленному на вывод A, и выдача её на шину Q[3..0]. При подаче сигнала высокого уровня на вход RN микросхемы её выходы Q[3..0]. находятся в высокоимпедансном состоянии «отключено». |