БЭВМ КР. Счетчиком называют функциональный узел, предназначенный для счета сигналов
 Скачать 0.53 Mb.
|
|
Вариант № 9 1. Счетные схемы ЭВМ. Счетчики и сумматоры. Цифровые умножители. Арифметические логические устройства. Счетчиком называют функциональный узел, предназначенный для счета сигналов [1, c. 252]. По мере поступления входных сигналов счетчик последовательно перебирает свои состояния в определенном для данной схемы порядке. В частности, двоичные счетчики, рассматриваемые в настоящем пособии, перебирают последовательность двоичных кодов. В том случае, если последовательность выдается с возрастанием кода, счетчик называется суммирующим, если код уменьшается с приходом каждого счетного сигнала, то счетчик называется вычитающим. Если в счетчике предусмотрено переключение из суммирующего режима в вычитающий и обратно, он называется реверсивным. Количество схем счетчиков огромно [1, 2, 3]. Их изучение является отдельной, обширной темой, и задачей данного курса не является. Простейший синхронный суммирующий счетчик можно построить на счетных, или Т -триггерах (от англ . toggle - кувыркаться). Счетным Т -триггером называют так называемый JK -триггер, который работает в счетном режиме, когда на J- и K - входы постоянно подана логическая 1. JK -триггер представляет собой соединение двух однотактных D -триггеров-защелок (рис. 1.а), на С -входы которых поступают противоположные уровни сигналов. При подаче и на выходе нижнего элемента И будет постоянный логический 0, поскольку . А состояние верхнего элемента И будет определяться состоянием выхода всей схемы. Если в предыдущий момент времени , а то на выходе элемента И-ИЛИ будет логическая . При она записывается в первый D -триггер, а при отрицательном фронте на - во второй D -триггер и выдается на выход всей схемы: формируется передний фронт импульса . При на инверсном выходе схемы . Этот сигнал переведет при первый D -триггер в нулевое состояние, а при - второй D -триггер и выход всей схемы переводится в нулевое состояние схемы (формируется задний фронт импульса ) так, как показано на рис. 1,б. Рисунок 1. JK-триггер: а - функциональная схема; б - временная диаграмма работы; в - УГО JK-триггера; г - УГО счетного Т-триггера Таким образом, в счетном режиме частота входных сигналов уменьшается в два раза. Факт переключения триггера в противоположное состояние при прохождении заднего фронта сигнала отображается на УГО динамическим входом в виде треугольника (рис. 1,в и г). Все ранее рассмотренные управляющие сигналы были статическими. При последовательном соединении нескольких счетных Т-триггеров получаем схему простейшего синхронного счетчика (рис. 2,а). При этом выход самого последнего триггера будет являться самым старшим разрядом двоичного кода на выходе счетчика, выход самого первого триггера - младшим разрядом в соответствии с временной диаграммой, представленной на рис. 66,б. Данной схеме соответствует УГО на рис.2.б. Как правило, у счетчиков предусматриваются вход для принудительного сброса в нулевое состояние (когда все триггеры схемы сброшены в ) и выход переноса , устанавливаемый в 1 в том случае, когда прошла вся последовательность импульсов (рис.2,в). Для схемы 3- разрядного счетчика, представленной на рис. 2, это коды от 000_{2} до 111_{2}. увеличить изображение Рисунок 2. Суммирующий двоичный счетчик: а - функциональная схема; б - временная диаграмма работы; в - УГО Выход переноса может быть использован для последовательного соединения нескольких счетчиков с целью повышения разрядности подсчитываемого числа. Такие схемы называются схемами с последовательным переносом. Существуют также и более сложные схемы с параллельным переносом [1, c. 257-262]. Сумматоры Сумматором называют функциональный узел, выполняющий сложение одно- или многоразрядных двоичных чисел в соответствии с правилами двоичного сложения. Для текущего разряда суммы логическое выражение имеет вид: причем согласно карте Карно, представленной на рис. 9.3,а, данное выражение не минимизируется. Для выходного переноса минимизация возможна, поэтому логическое выражение согласно рис. 9.3,б, получается следующим: Рисунок 3. Карты Карно для одноразрядного сумматора: а - для текущего разряда суммы; б - для текущего разряда выходного переноса Схема одноразрядного сумматора и его УГО представлены на рис. 4. увеличить изображение Рис. 4. Одноразрядный сумматор: а - функциональная схема; б - УГО Цифровые множители Умножение чисел широко применяется при цифровой обработке сигналов. Поэтому для выполнения этой математической операции разработаны специализированные цифровые блоки. Умножение чисел в двоичном виде производится подобно умножению в десятичной системе счисления. Как мы помним из школьного курса, легче всего осуществлять умножение в столбик. При реализации этого алгоритма потребуется перемножить каждый разряд множимого на соответствующий разряд множителя. Для формирования произведения требуется вычислить четыре частичных произведения. Обратите внимание, что в двоичной арифметике требуется выполнять умножение только на числа 0 и 1. Это означает, что нужно либо суммировать множимое к сумме остальных частичных произведений, либо нет. В результате для формирования частичного произведения можно воспользоваться логическими элементами "2И", подключенными к каждому двоичному разряду множимого. Для формирования частичного произведения, кроме операции умножения на один разряд, требуется осуществлять его сдвиг влево на число разрядов, соответствующее весу разряда множителя. Сдвиг можно осуществить простым соединением соответствующих разрядов частичных произведений к необходимым разрядам двоичного сумматора. Для того чтобы принципиальная схема умножителя была похожа на пример двоичного умножения, приведенный на рисунке , используем условно-графические изображения микросхем, где входы расположены сверху, а выходы снизу. Это разрешено ГОСТом. В полном соответствии с алгоритмом умножения в столбик нам потребуются три четырехразрядных сумматора. Принципиальная схема умножителя, реализующая алгоритм двоичного умножения в столбик, приведена на рисунке Формирование частичных произведений в этой схеме осуществляют цифровые микросхемы DI, D3, D5 и D7. В этих микросхемах в одном корпусе содержится сразу четыре логических элемента "2И". Сумматор, выполненный на микросхеме D6, суммирует первое и второе частные произведения. При этом младший разряд первого частного произведения не нуждается в суммировании. Поэтому он подается на выход умножителя непосредственно (разряд МО). Второе частное произведение должно быть сдвинуто на один разряд. Это осуществляется тем, что младший разряд выходного числа сумматора D6 соединяется со вторым разрядом произведения (Ml). Но тогда первое частное произведение необходимо сдвинуть на один разряд влево по отношению ко второму частному произведению! Классическая ЭВМ состоит из трех основных устройств: арифметико-логического устройства, устройства управления и запоминающего устройства. Рассмотрим особенности организации этих устройств. Прежде всего, рассмотрим структуру арифметико-логического устройства. В современных ЭВМ арифметико-логическое устройство не является самостоятельным схемотехническим блоком. Оно входит в состав микропроцессора, на котором строится компьютер. Однако знание структуры и принципов работы АЛУ весьма важно для понимания работы компьютера в целом. Для лучшего понимания этих вопросов проведем синтез арифметического устройства, предназначенного для выполнения только одной операции – умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя [13] . В ходе этого процесса также обратим внимание на особенности использования рассмотренных выше основных схемотехнических элементов ЭВМ. Синтез АЛУ проходит в несколько этапов. Сначала необходимо выбрать метод, по которому предполагается выполнение операции, и составить алгоритм соответствующих действий. Исходя из алгоритма и формата исходных данных, следует определить набор составляющих АЛУ элементов. Затем требуется определить связи между элементами, установить порядок функционирования устройства и временную диаграмму управляющих сигналов, которые должны быть поданы на АЛУ от устройства управления. Пусть операнды имеют вид: [X] пк = x 0 x 1 x 2 …x n [Y] пк = y 0 y 1 y 2 …y n где x 0 , y 0 – знаковые разряды. Операция умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя выполняется по следующей формуле: Алгоритм вычислений представлен на рис. 3.1 Рис. 3.1. Алгоритм операции умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя Каждой переменной, представленной в алгоритме, в схеме должен соответствовать элемент хранения. Разрядность модуля произведения равна сумме разрядностей сомножителей. Умножение двоичного числа на 2 -i обеспечивается сдвигом этого числа вправо на соответствующее количество разрядов. Переход к анализу очередного разряда множителя ( i = i + 1 ) может быть обеспечен сдвигом регистра множителя на один разряд в сторону старших разрядов. Исходя из этого, определим состав оборудования, необходимого для реализации АЛУ заданного типа для n = 4 ( таблица 3.1). 2. Системная шина МПС. Мультиплексирование шин данных и адреса. Шины микропроцессорной системы и циклы обмена: шины микропроцессорной системы В системную магистраль (шину) микропроцессорной системы входит три основные информационные шины: адреса, данных и управления. Шина данных — это основная шина, ради которой и создается вся система. Количество ее разрядов (линий связи) определяет скорость и эффективность информационного обмена , а также максимально возможное количество команд. Шина данных всегда двунаправленная, так как предполагает передачу информации в обоих направлениях. Наиболее часто встречающийся тип выходного каскада для линий этой шины — выход с тремя состояниями. Обычно шина данных имеет 8, 16, 32 или 64 разряда. Разрядность шины данных определяет и разрядность всей магистрали. Шина адреса — вторая по важности шина, которая определяет максимально возможную сложность микропроцессорной системы, то есть допустимый объем памяти и, следовательно, максимально возможный размер программы и максимально возможный объем запоминаемых данных. Количество адресов, обеспечиваемых шиной адреса, определяется как 2N, где N — количество разрядов. Например, 16-разрядная шина адреса обеспечивает адресов. Шина адреса может быть однонаправленной (когда магистралью всегда управляет только процессор) или двунаправленной (когда процессор может временно передавать управление магистралью другому устройству, например контроллеру ПДП). Наиболее часто используются типы выходных каскадов с тремя состояниями или обычные ТТЛ (с двумя состояниями). Как в шине данных, так и в шине адреса может использоваться положительная логика или отрицательная логика. В большинстве случаев уровни сигналов на шинах — ТТЛ. Для снижения общего количества линий связи магистрали часто применяется мультиплексирование шин адреса и данных. То есть одни и те же линии связи используются в разные моменты времени для передачи как адреса, так и данных (в начале цикла — адрес, в конце цикла — данные). Для фиксации этих моментов (стробирования) служат специальные сигналы на шине управления. Понятно, что мультиплексированная шина адреса/данных обеспечивает меньшую скорость обмена, требует более длительного цикла обмена (рис. 2.1). По типу шины адреса и шины данных все магистрали также делятся на мультиплексированные и немультиплексированные. Рис. 2.1. Мультиплексирование шин адреса и данных. В некоторых мультиплексированных магистралях после одного кода адреса передается несколько кодов данных (массив данных). Это позволяет существенно повысить быстродействие магистрали. Иногда в магистралях применяется частичное мультиплексирование, то есть часть разрядов данных передается по немультиплексированным линиям, а другая часть — по мультиплексированным с адресом линиям. Шина управления — это вспомогательная шина, управляющие сигналы на которой определяют тип текущего цикла и фиксируют моменты времени, соответствующие разным частям или стадиям цикла. Кроме того, управляющие сигналы обеспечивают согласование работы процессора (или другого хозяина магистрали, задатчика, master) с работой памяти или устройства ввода/вывода (устройства- исполнителя, slave). Управляющие сигналы также обслуживают запрос и предоставление прерываний, запрос и предоставление прямого доступа. Сигналы шины управления могут передаваться как в положительной логике (реже), так и в отрицательной логике (чаще). Линии шины управления могут быть как однонаправленными, так и двунаправленными. Типы выходных каскадов могут быть самыми разными: с двумя состояниями (для однонаправленных линий), с тремя состояниями (для двунаправленных линий), с открытым коллектором (для двунаправленных и мультиплексированных линий). Самые главные управляющие сигналы — это стробы обмена, то есть сигналы, формируемые процессором и определяющие моменты времени, в которые производится пересылка данных по шине данных, обмен данными. Чаще всего в магистрали используются два различных строба обмена: Строб записи (вывода), который определяет момент времени, когда устройство-исполнитель может принимать данные, выставленные процессором на шину данных; Строб чтения (ввода), который определяет момент времени, когда устройство-исполнитель должно выдать на шину данных код данных, который будет прочитан процессором. При этом большое значение имеет то, как процессор заканчивает обмен в пределах цикла, в какой момент он снимает свой строб обмена. Возможны два пути решения (рис. 2.2): При синхронном обмене процессор заканчивает обмен данными самостоятельно, через раз и навсегда установленный временной интервал выдержки (tвыд), то есть без учета интересов устройства-исполнителя; При асинхронном обмене процессор заканчивает обмен только тогда, когда устройство-исполнитель подтверждает выполнение операции специальным сигналом (так называемый режим handshake — рукопожатие). Рис. 2.2. Синхронный обмен и асинхронный обмен. 3. Написать каноническую сумму минтермов и нарисовать минимальную логическую схему для логического выражения abcd abc ab d c ab c b a d c a d c b a bc a c b a d c b a y + + + + + + + + + = |