Главная страница
Навигация по странице:

  • Теоретические сведения

  • Делители частоты на JK триггерах

  • Делители частоты на основе двоичных счетчиков CT

  • Содержание и оформление отчета

  • Контрольные вопросы

  • Задания на практическое занятие №5

  • ПЗ_5_2019. Занятие 5 Построение делителя частоты с заданным коэффициентом деления


    Скачать 91.84 Kb.
    НазваниеЗанятие 5 Построение делителя частоты с заданным коэффициентом деления
    Дата03.12.2021
    Размер91.84 Kb.
    Формат файлаpdf
    Имя файлаПЗ_5_2019.pdf
    ТипЗанятие
    #290168

    54
    Практическое занятие №5
    Построение делителя частоты с заданным коэффициентом деления
    Цель: Получение навыков построения принципиальных схем цифровых устройств по заданным характеристикам
    Теоретические сведения
    Последовательное устройство циклически переходящее из одного состояния в другое под действием сигнала, подаваемого на один вход, называется счётчиком.
    Количество входных переключающих сигналов необходимых для перевода счётчика в исходное состояние называется коэффициентом пересчёта (модулем счёта ).
    Счётчики с наиболее распространёнными модулями счёта имеют специальные названия. Счётчик по модулю 2 - двоичный, а 10 - десятичный.
    Счётчик можно рассматривать как сумматор значения, хранящегося в счётчике и “1”, если код в счётчике наращивается последовательно.
    Такие счётчики называют суммирующими.
    Если происходит последовательное уменьшение содержимого счётчика, то счётчик называется вычитающим.
    Счётчики, включающие обе операции относятся к реверсивным.
    По способу подачи счётных сигналов различают счётчики с последовательным переносом, параллельным и групповым переносом
    (внутри группы один способ переноса, а между группами другой). Иногда первые называют асинхронными, а вторые синхронными. Кроме того бывают счётчики со сквозным переносом. Достаточно часто счетчики используются как делители частоты.
    Делители частоты на JK триггерах
    Рассмотрим JK-триггер на входы J и K которого постоянно подается логическая "1", а на тактовый вход последовательность импульсов определенной частоты f.
    J
    K
    Q
    Q
    T
    C
    1
    C
    Рисунок 5.1

    55
    Проанализировав временную диаграмму работы такого устройства можно заметить, что период импульсов на выходе триггера в 2 раза больше импульсов на входе, а значит частота импульсной последовательности в 2 раза меньше.
    C
    Q
    f
    f/2
    Рисунок 5.2
    Таким образом рассмотренная схема является делителем частоты на 2.
    Если подключить выход одного триггера к синхронизирующему входу второго триггера получим на его выходе импульсную последовательность с частотой в 4 раза меньше подаваемой на вход первого триггера.
    J
    K
    Q1
    Q
    T
    C
    1
    J
    K
    Q2
    Q
    T
    C
    f
    f/2
    f/4
    Рисунок 5.3
    C
    Q1
    f
    f/2
    Q2
    f/4
    Рисунок 5.4
    То есть общий коэффициент деления схемы равен произведению коэффициентов деления каждого делителя в отдельности.

    56
    Если соединить 2 JK триггера в соответствии со схемой
    J
    R
    Q
    Q
    T
    C
    1
    C
    J
    R
    Q
    Q
    T
    C
    Рисунок 5.5 период выходных импульсов будет в 3 раза больше периода импульсов на входе.
    C
    Q1
    f
    Q2
    f/3
    Рисунок 5.6
    То есть схема изображенная на рисунке является делителем частоты на 3
    По аналогии строится схема делителя частоты на 5
    J
    R
    Q
    Q
    T
    C
    C
    J
    R
    Q
    Q
    T
    C
    J
    R
    Q
    Q
    T
    C
    Рисунок 5.7

    57
    Делители частоты на основе двоичных счетчиков
    CT
    C
    R
    Q1
    Q2
    Q3
    Q4
    а)
    Q1
    C
    Q3
    Q2
    Q4
    f
    f/2
    f/4
    f/8
    f/16
    б)
    Рисунок 5.8
    Рассмотрим четырехразрядный двоичный счетчик. Из временной диаграммы можно заметить, что на выходе младшего разряда Q0 частота импульсной последовательности будет в 2 (2 1
    ) раза меньше, чем на тактовом входе C. На выходе Q2 в 2 раза меньше, чем на Q1, и, соответственно в 4(2 2
    ) раза меньше, чем на входе. На выходах Q3 и Q4 частота станет меньше соответственно в 8 (2 3
    ) и 16(2 4
    ) раз. То есть такой счетчик можно использовать как делитель частоты с коэффициентом деления равным степени числа 2.
    С помощью счетчиков такого типа можно построить делитель частоты с любым целым коэффициентом деления.
    Для примера построим делитель частоты с коэффициентом деления 5.
    CT
    C
    R
    Q0
    Q1
    Q2
    Q3
    &
    T
    S
    R
    Q
    Q
    Рисунок 5.9

    58
    Число 5 в двоичной системе счисления представляется как 0101. Когда на выходах счетчика будет код 0101, на выходе элемента «И» появится логическая единица, которая запустит схему сброса. Длительность импульса на выходе схемы сброса должна быть достаточна для надёжного сброса всех триггеров счётчика в 0. Разряды числа 0101, равные 1 подаются на схему «И» с прямых выходов счетчика, а равные 0 - через инверторы, либо, как в нашем случае, вообще не подключаются (т.к кодовая комбинация с "1" в разрядах
    Q1 и Q3 ранее не встречается). Таким образом, как только счётчик досчитает до 5, произойдёт обнуление счетчика и счёт продолжится с кода 0000.
    Q0
    C
    Q2
    Q1
    Q3
    f
    f/2
    f/4
    f/8
    f/16
    1
    2
    3
    4
    5
    1
    2
    3
    4
    S
    R
    Q
    f/5
    Рисунок 5.10
    Нетрудно заметить, что на выходе элемента "И" логическая "1" будет появляться каждый пятый входной импульс. Таким образом данная схема будет делителем частоты на 5.
    Если необходимо получить коэффициент деления больше 31, используют счетчики с большим числом разрядов или включают несколько

    59 счетчиков последовательно (чтобы выход старшего разряда предыдущего счетчика подавался на тактовый вход следующего).
    CT
    C
    R
    Q0
    Q1
    Q2
    Q3
    CT
    C
    R
    Q0
    Q1
    Q2
    Q3
    f/2
    f/4
    f
    f/8
    f/16
    f/32
    f/64
    f/128
    f/256
    Рисунок 5.11
    Ход работы
    1 Разложить заданный коэффициент деления на простые множители (2,
    3 и 5)
    2 Построить принципиальную схему делителя частоты с заданным коэффициентом деления на JK триггерах.
    3 Построить принципиальную схему делителя частоты с заданным коэффициентом деления на базе четырехразрядных двоичных счетчиков.
    4 Начертить временную диаграмму работы ДЧ (5 импульсов до и после импульса сброса)
    Содержание и оформление отчета
    Отчет оформляется в соответствии с СТО 0.5.02-2014 «Документация учебная»
    Отчет должен содержать:
    - тему и цель занятия;
    - вариант задания;
    - принципиальную схему делителя частоты на JK триггерах;
    - принципиальную схему делителя частоты на базе четырехразрядных двоичных счетчиков;

    60
    - временную диаграмму работы делителя частоты на базе четырехразрядных двоичных счетчиков;
    - ответы на контрольные вопросы.
    Бланк отчета приведен в приложении А (Рабочая тетрадь)
    Контрольные вопросы
    1
    В каких электронных устройствах применяются делители частоты?
    Приведите пять примеров.
    2
    Какой коэффициент деления имеет делитель частоты генератора ГП3, настроенного на несущую частоту 420 Гц, если частота задающего генератора 1МГц?
    3
    Может ли один счетчик использоваться для получения нескольких различных коэффициентов деления?
    4
    Какой максимальный коэффициент деления можно получить с помощью двенадцатиразрядного двоичного счетчика?

    61
    Задания на практическое занятие №5
    Вариант Коэффициент деления для ДЧ на JK триггерах
    Коэффициент деления для ДЧ на счетчиках
    1 108 77 2
    120 43 3
    40 55 4
    135 56 5
    36 79 6
    125 133 7
    20 120 8
    30 121 9
    50 39 10 40 91 11 36 113 12 54 98 13 54 72 14 60 68 15 30 69 16 80 61 17 90 59 18 24 67 19 100 54 20 108 52 21 60 115 22 120 49 23 80 57 24 125 45 25 48 114 26 135 41 27 90 127 28 45 77 29 100 111 30 50 123


    написать администратору сайта