Главная страница
Навигация по странице:

  • КУРСОВАЯ РАБОТА (ПРОЕКТ)

  • Минобрнауки России Юго-Западный государственный университет Кафедра вычислительной техники ЗАДАНИЕ НА КУРСОВУЮ РАБОТУ (ПРОЕКТ)

  • Тип операции Код № Тип операции Код

    		•

    Курсовая работа (проект) по дисциплине эвм и периферийные устройства


    Скачать 352.7 Kb.
    НазваниеКурсовая работа (проект) по дисциплине эвм и периферийные устройства
    Дата08.03.2022
    Размер352.7 Kb.
    Формат файлаdocx
    Имя файлаKursovaya_rabota 01.docx
    ТипКурсовая
    #386682

    Минобрнауки России

    Юго-Западный государственный университет
    Кафедра вычислительной техники  

    КУРСОВАЯ РАБОТА (ПРОЕКТ)
    по дисциплине «ЭВМ и периферийные устройства »

    (наименование дисциплины)

    на тему «Проектирование вычислительного устройства »

    Направление подготовки (специальность) Информатика и  

    (код, наименование)

    вычислительная техника  

    Автор работы (проекта)

    (инициалы, фамилия) (подпись, дата)

    Группа
    Руководитель работы (проекта)

    (инициалы, фамилия) (подпись, дата)

    Работа (проект) защищена

    (дата)

    Оценка

    Члены комиссии

    (подпись, дата) (инициалы, фамилия)



    (подпись, дата) (инициалы, фамилия)



    (подпись, дата) (инициалы, фамилия)


    Курск 2021 г

    Минобрнауки России

    Юго-Западный государственный университет
    Кафедра вычислительной техники  

    ЗАДАНИЕ НА КУРСОВУЮ РАБОТУ (ПРОЕКТ)
    Студент шифр   группа

    (фамилия инициалы)

    1. Тема: «Проектирование вычислительного устройства»  

    2. Срок представления работы (проекта) к защите « 21 »   май   2021 г.

    3. Исходные данные (для проектирования, для научного исследования):

    Формат команд: SI, RgI; способ адресации: прямая и косвенная адресация; разрядностьданных-8 бит;организация памяти-2Кбит·8 бит; формат данных- целые числа; формат представления чисел-прямой код; операция сложения

    4. Содержание пояснительной записки курсовой работы (проекта):

    4.1. Проектирование вычислительного устройства  

    4.2. Разработка алгоритмов выполнения арифметических и логических операций  

    4.3. Разработка операционного автомата арифметико-логического устройства  

    4.4. Проектирование управляющего автомата устройства управления АЛУ  

    4.4. Разработка функциональной схемы вычислительного устройства  

    5. Перечень графического материала:

    Вычислительное устройство. Схема функциональная;  

    Обобщенный размеченный алгоритм командного цикла вычислительного устройства;

    Обобщенный размеченный алгоритм АЛУ.  
    Руководитель работы (проекта)  

    (подпись, дата) (инициалы, фамилия)

    Задание принял к исполнению  
    РЕФЕРАТ
    33 стр., 14 рис., 9 табл., 5 использованных источников.

    Вычислительное устройство, арифметико-логическое устройство, операционный автомат, дешифратор, триггер,оперативная память.

    Объектом данного курсового проекта является функционально законченное вычислительное устройство.

    Цель проекта – разработка вычислительного устройства для работы с вещественными двоичными числами, а также создание технической документации, отвечающей правилам, рекомендованным едиными системами конструкторской документации.

    В процессе работы проведены разработка алгоритмы работы и функциональная схема вычислительного устройства, а также алгоритм работы арифметико-логического устройства.

    СОДЕРЖАНИЕ


    ВВЕДЕНИЕ 5

    1 Проектирование вычислительного устройства 7

    1.1 Исходные данные на проектирование 7

    1.2 Определение форматов команд и формирование алгоритмов вычислительного устройства 7

    2Разработка алгоритмов выполнения арифметических и логических операций 21

    3Разработка операционного автомата арифметико-логического устройства 22

    4Проектирование управляющего автомата устройства управления АЛУ 26

    5Разработка функциональной схемы вычислительного устройства 29

    ЗАКЛЮЧЕНИЕ 30

    СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ 31

    КП 09.03.01.21.81з.Б1.Б.11.2 Э2 – Вычислительное устройство. Схема функциональная

    КП 09.03.01.21.81з.Б1.Б.11.2 ТЧ – Обобщенный размеченный алгоритм командного циклавычислительного устройства

    КП 09.03.01.21.81з.Б1.Б.11.2 ТЧ1 – Обобщенный размеченный алгоритм АЛУ


    ВВЕДЕНИЕ



    Эффективность применения современных средств вычислительной техники во всех сферах научной и производственной деятельности оказывает решающее влияние на увеличение производительности труда и ускорение научно-технического прогресса [1].

    Вычислительные устройства широко применяются в области экономики, планирования, управления производственной деятельностью предприятия, автоматизации исследований и проектно-конструкторских работ, автоматизации технологических процессов и управления различными объектами.

    В них математические и логические операции производятся над числами, представленными в виде цифровых кодов, для чего в них имеются электронные устройства, с помощью которых и осуществляются эти операции [2].

    Проектирование вычислительного устройства – это длительный процесс. В основе вычислительного устройства чаще всего используется структура фон Неймана. Обязательными элементами любого вычислительного устройства являются устройства ввода/вывода, запоминающее устройство, арифметико-логическое устройство, устройство управления.

    Объектом курсового проектирования является специализированное вычислительное устройство, включающее процессор и запоминающее устройство.

    Целью курсового проектирования является освоение методики проектирования и разработки операционных и управляющих устройств

    проектируемого вычислительного устройства, а также подготовки технической документации.

    В процессе работ над курсовым проектом необходимо:

    • спроектировать форматы команд вычислительного устройства;

    • разработать алгоритм командного цикла устройства;

    • разработать алгоритмы выполнения арифметических, логических операций, операций передачи управления и операций работы со стеком;

    • построить управляющий автомат арифметико-логического устройства;

    • разработать функциональную схему вычислительного устройства.



    1 Проектирование вычислительного устройства

    1.1 Исходные данные на проектирование



    В курсовом проекте необходимо разработать вычислительное устройство.

    Необходимо реализовать следующий набор операций:

    арифметические операции:

    • сложение;

    • вычитание;

    • умножение;

    • деление;

    логические операции:

    • конъюнкция;

    • дизъюнкция;

    • импликация;

    • инверсия;

    • сложение по модулю два;

    операции со стеком:

    • запись данных в стек;

    • запись адреса в стек;

    • извлечение данных из стека;

    • извлечение адреса из стека;

    операции передачи управления:

    • переход по адресу.

    При этом используются следующие форматы команд:

    • A-I – «аккумулятор – непосредственный операнд»;

    • Rg-I – «регистр – непосредственный операнд».

    Формирование исполнительного адреса операнда должно быть организовано следующими способами (типами) адресации (ТА):

    • прямой адресации (ПА);

    • косвенной адресации (КА).

    Данные представленыцелыми числами размером 8 бит.

    Организация памяти – 256 бит ∙ 8 бит.

    Операция для подробного описания – вычитаниев обратном коде.

    1.2 Определение форматов команд и формирование алгоритмов вычислительного устройства



    Основная задача на данном этапе – это определение разрядностей основных шин и блоков, в частности – шины данных, шины адреса, шины управления, АЛУ, ОП, УУ, регистров (Rg), а также разрядностей команд и данных и количества регистров, обеспечивающих выполнение заданного набора операций.

    Первый этап – это определение разрядностей основных коммуникационных элементов разрабатываемого вычислительного устройства: шины данных (ШД), шины адреса (ША).

    В задании не задана шина данных, поэтому возьмем ее равной 8 бит, то есть ШД {7-0}.

    Для определения разрядности ША должны быть заданы параметры запоминающего устройства, в частности, разрядность слова и емкость.

    Оценку разрядности ША можно выполнить за два этапа. На первом этапе необходимо найти полноечисло ячеек памяти, оно задано в битах. Из задания узнаем, что имеется256ячеек памяти. На следующем этапе необходимо подобрать ближайшую наименьшую степень двойки, достаточную для того, чтобы записать в двоичной системе счисления полученное число ячеек. Такой степенью является число 8, то есть 28. Таким образом разрядность шины адреса должна быть равна 8. Получаем ША{7-0}.

    Далее необходимо составить формат команды (рис. 1).

    Рисунок1 – Формат команды
    На рисунке 1 обозначено:

    КОП – код операции;

    ТА – тип адресации;

    ФД – формат данных.

    Определим разрядность всех полей команды. Так как количество операций, которые необходимо реализовать в разрабатываемом устройстве, равно 14, то для того чтобы их закодировать, необходимо 4 двоичных разряда. После выбора количества разрядов КОП необходимо закодировать все операции системы команд. Для этого составляем следующую таблицу, в которой проставляем коды заданных команд (табл. 1).

    Таблица 1 – Кодирования команд

    №
    Тип операции
    Код
    №
    Тип операции
    Код

    1
    Сложение
    0000
    8
    Инверсия
    0111

    2
    Вычитание
    0001
    9
    Сумма по модулю 2
    1000

    3
    Умножение
    0010
    10
    Запись в стек данных
    1001

    4
    Деление
    0011
    11
    Запись в стек адреса
    1010

    5
    Конъюнкция
    0100
    12
    Извлечение из стека данных
    1011

    6
    Дизъюнкция
    0101
    13
    Извлечение из стека адреса
    1100

    7
    Импликация
    0110
    14
    Переход по адресу
    1101

    Чтобы закодировать содержимое поля ТА необходимодин разряд, так как задано два типа адресации. При этом необходимо выбрать коды всех заданных видов ТА. Примем:

    для прямой адресации: ТА = 0;

    для косвенной: ТА = 1.

    Для кодирования содержимого поля ФД необходим один разряд, так как задано 2 формата данных. Примем:

    дляA-I: ФД = 0;

    дляRg-I: ФД = 1.

    После кодирования содержимого этих полей необходимо переходить к выбору длин полей операндов. Для формата A-I: Поле Операнд 1 – аккумулятор, который имеет разрядность 16 бит и явно не адресуется. Последнее поле Операнд 2 – непосредственный операнд I, имеет разрядность, равную разрядности данных, т.е. 8 бит.

    Получаем следующий формат команды (рис. 2).



    Рисунок 2 – Формат команды для варианта A-I
    Полученный формат команды имеет длину 13 бит, но, так как разрядность команды должна быть кратна разрядности ячейки памяти, ее необходимо дополнить до 2-х ячеек, т.е. 16-ти бит.

    Для команд формата Rg-I ситуация выглядит иначе. Поле Операнд 1 – номер регистра. Пусть регистров общего назначения будет 4 по 8 бит, тогда для кодирования номера регистра достаточно 2-х двоичных разрядов. Поле Операнд 2 – непосредственный операнд. Отсюда получаем следующий формат команды для варианта Rg-I (рис. 3).



    Рисунок 3– Формат команды для варианта Rg-I
    Так же отметим, что размер регистра RgI, содержащего исполняемую команду будет равен 16 бит. И выделим один буферный регистр RgBufдля обращения с шиной адреса, размером 8 бит.

    Так же размер ячеек стека возьмем равным 8 бит.

    После определения форматов команд необходимо составить содержательную таблицу кодирования всех вариантов форматов команд.

    Для каждого формата командыоперанды будут загружаться в регистры общего назначения, как показано в таблице 2.

    Таблица 2 – Загрузка операндов в регистры общего назначения

    A-I

    КА
    ОА

    -
    -

    B:= I
    B:= I

    Rg-I

    КА
    ОА

    A0:=ОП[Rg[Rg]]
    A0:=ОП[Rg[Rg]+BAZA]

    B:= I
    B:= I

    В данной таблице приняты следующие сокращения наименований и условные обозначения содержимого полей, ячеек ОП и регистров:

    ОП – оперативная память;

    [address] – операнд из ячейки с адресом address;

    S – адрес памяти полученный из команды;

    {} – указание разрядности;

    BAZA – установленное значение, константа (начальный адрес памяти);

    A – акуумулятор;

    Rg[Rg] – регистр под номером [Rg];

    I – непосредственный операнд;

    . – конкатенация бит.

    А содержательная таблица кодирования всех вариантов форматов команд представлена ниже.
    Таблица 3 – Содержательная таблица кодирования всех вариантов форматов команд

    Код операции
    Содержание операции

    Сложение (0000)
    A0:= A0+B

    Вычитание (0001)
    A0:= A0-B

    Умножение (0010)
    A1.A0:= A0*B

    Деление (0011)
    A0:= A1.A0/B

    Конъюнкция (0100)
    A0:= A0B

    Дизъюнкция (0101)
    A0:= A0B

    Импликация (0110)
    A0:= A0→B

    Инверсия (0111)
    A0:= ¬A0

    Сумма по модулю 2 (1000)
    A0:= A0⊕B

    Запись в стек данных (1001)
    SP:= SP - 1;

    STACK[SP]:= A0

    Запись в стек адреса (1010)
    SP:= SP - 1;

    STACK[SP]:= A0

    Извлечение из стека данных (1011)
    A0:= STACK[SP];

    SP:= SP + 1

    Извлечение из стека адреса (1100)
    A0:= STACK[SP];

    SP:= SP + 1

    Переход по адресу (1101)
    SP:= SP - 1;

    STACK[SP]:= PC;

    PC:= A0

    В данной таблице приняты следующие сокращения наименований и условные обозначения содержимого полей, ячеек ОП и регистров:

    SP – регистр указатель стека;

    PC – регистр программный счетчик.

    Ниже представлены алгоритмы вычислительного устройства.



    Рисунок 4 – Обобщенный алгоритм командного цикла


    Рисунок 5 – Алгоритм выборки команды



    Рисунок 6 – Алгоритм выполнения арифметико-логических операций



    Рисунок 7 – Алгоритм формирования операндов



    Рисунок 8 – Алгоритм передачи данных после выполнения арифметико-логических операций



    Рисунок 9 – Запись данных/адреса в стек


    Рисунок 10 – Извлечение данных/адреса из стека



    Рисунок 11 – Переход по адресу
    Список микроопераций для алгоритма выполнения команд УУ верхнего уровня ВУ представлен в таблице 4, а логических условий в таблице 5.

    Таблица 4 – Список микроопераций

    Выходные сигналы УУ
    Микрооперация

    y0
    START:= 0

    y1
    PC:= 0

    y2
    ША:= PC

    y3
    ШД:= ОП[ША]

    y4
    RgI{7:0}:= ШД

    y5
    ШД:= ОП[ША+1]

    y6
    RgI{15:8}:= ШД

    y7
    RgI{13:8}:= ШД{5:0}

    y8
    ША{1:0}:= RgI{7:6}

    y9
    ШД:= Rg[ША{1:0}]

    y10
    ШД:= RgI{13:6}

    y11
    RgBuf:= ШД

    y12
    ША:= RgBuf

    y13
    RgA0:= ШД

    y14
    ШД:= RgI{15:8}

    y15
    RgB:= ШД

    y16
    RgA0:= RgA0+RgB

    y17
    RgA0:= RgA0-RgB

    y18
    RgA1.RgA0:= RgA0*RgB

    y19
    RgA0:= RgA1.RgA0/RgB

    y20
    RgA0:= RgA0∧RgB

    y21
    RgA0:= RgA0∨RgB

    y22
    RgA0:= RgA0→RgB

    y23
    RgA0:= ¬RgA0

    y24
    RgA0:= RgA0⊕RgB

    y25
    ШД:= RgA0

    y26
    Rg[ША{1:0}]:= ШД

    y27
    ШД:= RgA1

    y28
    ОП[ША+1]:= ШД

    y29
    Rg[ША{1:0}+1]:= ШД

    y30
    ОП[ША]:= ШД

    y31
    SP:= SP-1

    y32
    STACK[SP]:= ШД

    y33
    SP:= SP+1

    y34
    ШД:= STACK[SP]

    y35
    ШД:= PC

    y36
    PC:= ШД

    Таблица 5 – Списоклогическихусловий

    Входныесигналы УУ
    Условие

    x0
    START

    x1
    RgI{5:5}

    x2
    RgI{4:4}

    x3
    RgI{3:0} = 0000 (Сложение)

    x4
    RgI{3:0} = 0001 (Вычитание)

    x5
    RgI{3:0} = 0010 (Умножение)

    x6
    RgI{3:0} = 0011 (Деление)

    x7
    RgI{3:0} = 0100 (Конъюнкция)

    x8
    RgI{3:0} = 0101 (Дизъюнкция)

    x9
    RgI{3:0} = 0110 (Импликация)

    x10
    RgI{3:0} = 0111 (Инверсия)

    x11
    RgI{3:0} = 1000 (Сумма по модулю 2)

    x12
    RgI{3:0} = 1001 (Запись в стек данных)

    x13
    RgI{3:0} = 1010 (Запись в стек адреса)

    x14
    RgI{3:0} = 1011 (Извлечение из стека данных)

    x15
    RgI{3:0} = 1100 (Извлечение из стека адреса)

    x16
    RgI{3:0} = 1101 (Переход по адресу)

    x17
    RgI{3:0} < 1001(x3∨x5∨…∨x11)

    На основе алгоритма командного цикла, списков микроопераций и логических условий составляем обобщенный алгоритм командного цикла с размеченными состояниями.Он показан наКП 09.03.01.21.81з.Б1.Б.11.2 ТЧ.

    2Разработка алгоритмов выполнения арифметических и логических операций



    Арифметико-логическое устройство должно реализовывать следующие арифметические и логические операции:

    • арифметические операции:

    • сложение;

    • вычитание;

    • умножение;

    • деление;

    • логические операции:

    • дизъюнкция;

    • конъюнкция;

    • импликация;

    • инверсия;

    • сложение по модулю два.

    Входные операнды АЛУ размещаются в одном сдвоенном 16-ти разрядном регистре A и одном 8-ми разрядном регистре B. Результат заносится в регистр A.Так же используются двастатических 8-ми разрядных вспомогательных регистраRgAи RgB и флаг переполнения OF.

    Отрицательные числа представляются в обратном коде.

    Алгоритм выполнения операции вычитания представлен ниже.



    Рисунок 12 – Алгоритм выполнения операции вычитания

    3Разработка операционного автомата арифметико-логического устройства



    При построении операционного автомата, как автомата выполнения команд, необходимо представить алгоритм командного цикла в виде последовательности микроопераций микропрограммного автомата (МПА) ведущего УУ АЛУ. Обозначим множество входных сигналов (логических условий) МПА ведущего УУ через , а множество его выходных (управляющих) сигналов – через . Выходные сигналы Y УУ управляют коммуникациями (передачей) операндов, адресов, флагов и т.п.) между регистрами и блоками, создавая тем самым необходимые предпосылки для выполнения команд. Его входными сигналами Х являются флаги, хранящиеся в регистре флагов, и унитарные коды, являющиеся результатами дешифрирования управляющих полей команды, хранящиеся в регистре команд.

    Совокупность недетализированных основных блоков, регистров и счетчиков, а также коммуникаций между ними является операционным автоматом (иногда называемым устройством или автоматом выполнения команд). Входными сигналами операционного автомата являются выходные сигналы Y ведущего УУ, а выходными сигналами – входные сигналы Х ведущего УУ. В связи с этим оба автомата вычислительного устройства: и операционный, и управляющий могут быть разработаны на основании одного и того же алгоритма командного цикла, так как он реализуется в результате их взаимодействия.

    Список микроопераций для алгоритма выполнения команд УУ верхнего уровня АЛУ представлен в таблице 6, а логических условий в таблице 7.
    Таблица 6 – Список микроопераций и логических условий для АЛУ


    Выходные сигналы УУ
    Микрооперация

    y0
    A0:= A0+B

    y1
    A1.A0:= A0*B

    y2
    A0:= A1.A0/B

    y3
    A0:= A0∧B

    y4
    A0:= A0∨B

    y5
    A0:= A0→B

    y6
    A0:= ¬A0

    y7
    A0:= A0⊕B

    y8
    RgA:= 0

    y9
    RgB:= 0

    y10
    RgA:= A0

    y11
    RgA{6:0}:= ¬A{6:0}

    y12
    B{7:7}:= ¬B{7:7}

    y13
    RgB:= B

    y14
    RgB{6:0}:= ¬B{6:0}

    y15
    A0:= RgA+RgB

    y16
    A0:= A0+1

    y17
    OF:= (RgA{7}=B{7}) ∧(B{7}=¬A0{7})

    y18
    A0{6:0}:= ¬A0{6:0}



    Таблица 7 – Список логических условий для АЛУ

    Входныесигналы УУ
    Условие

    x0
    A0{7:7}

    x1
    B{7:7}

    x2
    (RgA{7}∨B{7})∧(¬A0{7})

    x3
    A0{7:7}

    На основе алгоритма операции вычитания, списков микроопераций и логических условий АЛУ составляем обобщенный алгоритм работы АЛУ с размеченными состояниями.Он показан наКП 09.03.01.21.81з.Б1.Б.11.2 ТЧ1.


    4Проектирование управляющего автомата устройства управления АЛУ



    Будем проектировать автомат с жесткой логикой. Микропрограммный автомат с жесткой логикой реализуется в виде жестко закоммутированной (аппаратной) логической сети.

    Процесс синтеза схемы МПА с жесткой логикой называется структурным синтезом и разделяется на следующие этапы:

    • выбор типа логических и запоминающих элементов;

    • кодирование состояний автомата;

    • синтез комбинационной схемы, формирующей выходные сигналы.

    Структурная схема управляющего автомата при реализации МПА на жесткой логике приведена на рисунке 13.

    В качестве закона функционирования управляющего автомата выберем закон функционирования автомата Мили. Множество состояний автомата обозначим через .

    В соответствии с обобщенным размеченным алгоритмом командного цикла, МПА ведущего УУ должен фиксировать 13 состояний (состояния s0…s12). Для хранения в памяти МПА кодов этих состояний воспользуемся D-триггерами, которые функционируют на основе таблицы истинности, представленной в таблице 8.

    Таблица 8 – Таблица истинности для D-триггера

    Входнойсигнал
    Исходное состояние
    Конечноесостояние

    0
    0
    0

    0
    1
    0

    1
    0
    1

    1
    1
    1




    Рисунок 13 – Структурная схема УУ АЛУ
    Выбираем количество триггеров, соответствующее числу, равному ближайшей наибольшей степени двойки. Этот показатель степени равен 4, следовательно, необходимо 4 D-триггеров.

    Комбинационная схема (КС) состоит из набора программируемых логических интегральных схем ПЛМ или ПЛИС, которые, в зависимости от значений логических сигналов и элементов , определяющего текущее состояние устройства, вырабатывают множество выходных значений, состоящее из подмножества управляющих сигналов и подмножества , определяющего следующее состояние устройства.

    На выходе КС образуется код следующего состояния S' автомата.

    Список кодов и таблица переходов автомата для ведущего УУ АЛУ, представлен в таблице 9.
    Таблица 9 – Список кодов состояний и таблица переходов ведущего управляющего автомата АЛУ

    Исходноесостояние S
    Состояниеперехода S’
    Входнойнабор
    Выходнойнабор
    Ф-и возбуждениятриггеров

    №
    код
    №
    код

    s0
    0000
    s’0
    0000
    -
    y0
    -

    s1
    0001
    s’0
    0000
    -
    y1
    -

    s2
    0010
    s’0
    0000
    -
    y2
    -

    s3
    0011
    s’0
    0000
    -
    y3
    -

    s4
    0100
    s’0
    0000
    -
    y4
    -

    s5
    0101
    s’0
    0000
    -
    y5
    -

    s6
    0110
    s’0
    0000
    -
    y6
    -

    s7
    0111
    s’0
    0000
    -
    y7
    -

    s8
    1000
    s’9
    1001
    -
    y8y9y10
    D1D4

    s9
    1001
    s’10
    1010


    y11y12y13
    D1D3

    s9
    1001
    s’10
    1010


    y12y13
    D1D3

    s10
    1010
    s’11
    1011


    y14y15
    D1D3D4

    s10
    1010
    s’11
    1011


    y15
    D1D3D4

    s11
    1011
    s’12
    1100


    y16y17
    D1D2

    s11
    1011
    s’12
    1100


    y17
    D1D2

    s12
    1100
    s’0
    0000


    y18
    -

    s12
    1100
    s’0
    0000


    -
    -

    Каждая строка данной таблицы определяет набор входных данных, наличие которых на входе МПА необходимо для того, чтобы в выходном наборе МПА были истинными поименованные биты. Здесь индекс определяет номер бита во входном или выходном наборах.

    5Разработка функциональной схемы вычислительного устройства



    На основе спроектированных операционных автоматов устройств управления вычислительного и арифметико-логического устройств следует разработать функциональную схему вычислительного устройства (приведена наКП 09.03.01.21.81з.Б1.Б.11.2 Э2).

    ЗАКЛЮЧЕНИЕ



    В ходе выполнения курсового проекта в соответствии с вариантом задания было спроектировано вычислительное устройство.Сформированы и обоснованы форматы команд, использующиеся в нем. Представлены принципы выполнения алгоритмов взаимодействия частей вычислительного устройства. Описан операционный автомат, регулирующий работу элементов устройства.

    Построены алгоритмы выполнения арифметико-логических операций и, как следствие, сформирован операционный автомат арифметико-логического устройства. Охарактеризован управляющий автомат арифметико-логического устройства на основе закона функционирования автомата Мили, сформированный на жесткой логике.

    Так же разработана функциональная схема вычислительного устройства.

    СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ





    1. Цилькер, Б.Я. Орлов С.А. Организация ЭВМ и систем [Текст]: Учебник для вузов / Б.Я. Цилькер, С.А. Орлов. – СПб.: Питер, 2015. – 668 с.

    2. Рыбальченко, М. В. Организация ЭВМ и периферийные устройства: учебное пособие / М. В. Рыбальченко. - Ростов-на-Дону; Таганрог : Издательство Южного федерального университета, 2017. – 85 с. – Текст : электронный. – Режим доступа: biblioclub.ru.

    3. Проектирование вычислительного устройства [Электронный ресурс] : методические рекомендации к курсовому проектированию по дисциплине «ЭВМ и периферийных устройств» для студентов специальности 090301 / Юго-Зап. гос. ун-т ; сост. Д. Б. Борзов. - Курск : ЮЗГУ, 2017. – 25.

    4. Корнеев В.В., Киселев А.В. Современные микропроцессоры. М.: НОЛИДЖ, 2016. - 320 с.

    5. ЕСПД. Схемы алгоритмов и программ. Правила выполнения. ГОСТ 19.002-80. М„ 1980.

    написать администратору сайта