Лешуков В.В., Скакунов В.Н. (сост.) Проектирование микропроцессорных систем. Лешуков В.В., Скакунов В.Н. (сост.) Проектирование микропроцессо. Методические указания к лабораторной работе по курсу "Проектирование микропроцессорных систем" Часть v волгоград 2000
 Скачать 0.51 Mb.
|
|
2.9 Временной анализатор Модуль Временного анализатора (пункт Главного меню 'Timing Analyzer') предназначен для оценки быстродействия и производительности будущего устройства. Он позволяет выявлять критичные по времени для проекта пути распространения различных сигналов. В качестве входных данных используется временной .snf файл, либо объединенный .snf файл, в основе которого лежали только временные .snf файлы. В рамках Временного анализатора возможны три типа анализа: Матрица задержек ('Delay Matrix'); Матрица времен установка/задержки ('Setup/Hold Time Matrix'); Зарегистрированная производительность ('Registered Performance'). Выбор типа анализа производится в пункте 'Analysis' Главного меню (этот пункт появляется только при открытом активном окне Временного анализа). Рассмотрим возможные варианты Временного анализа по порядку. Матрица задержек ('Delay Matrix') - Этот тип анализа позволяет определить максимальное и минимальное время распространения сигнала между заданными точками схемы. Результат работы модуля представляется в виде матрицы. В крайнем левом столбце матрицы размещаются имена источников ('source') - узлов, в которых начинаются пути распространения сигналов. В верхней строке размещаются имена приемников ('destination') - узлов, в которых завершаются пути распространения сигналов. Список источников и приемников задается проектировщиком. В результате работы модуля в ячейке матрицы на пересечении строки с именем источника со столбцом с именем приемника помещается минимальное и максимальное время распространения сигнала между этими двумя узлами по всем возможным путям. В случае единственного пути или эквивалентных по времени путей в ячейке присутствует только одно значение. Задать список источников можно с помощью пункта Главного меню 'Node\Timing Analysis Source...'. В результате открытия этого пункта меню появляется окно 'Timing Analysis Source', содержащее список доступных для выбора узлов схемы ('Available Nodes') и список узлов, выбранных в качестве источников сигналов ('Selected Nodes'). Для заполнения списка доступных узлов надо проставить галочки напротив требуемых типов узлов (раздел 'Туре') и нажать кнопку 'List'. Выделяются следующие типы узлов: Входы ('Inputs') - входные выводы ПЛИС; Выходы ('Outputs') - выводы ПЛИС, используемые в качестве выходных; Регистрируемые выводы ('Registered') - выходы триггеров или логических элементов, которые потенциально .могут быть выведены на отдельный вывод ПЛИС; . Комбинационные выводы ('Combinatorial') - выходы логических ячеек; Все типы узлов ('Аll') - выбираются все вышеперечисленные типы узлов. По умолчанию задан тип 'Входы'. Один или несколько выделенных узлов из списка доступных можно перенести в список выбранных с помощью кнопки '=>'. Для удаления узлов из списка выбранных служит кнопка '<=', удаляющая один или несколько выделенных узлов. Полностью очистить список выбранных узлов можно с помощью кнопки 'Clear'. Задать список приемников сигналов можно с помощью пункта Главного меню 'Node\Timing Analysis Destination...'. В результате открытия этого пункта меню появляется окно 'Timing Analysis Destination', по принципу работы аналогичное предыдущему окну 'Timing Analysis Source'. По умолчанию здесь задан тип 'Выходы'. Предусмотрена возможность исключения некоторых узлов из процесса моделирования, что позволяет ограничить исследуемые пути распространения сигналов. Для задания списка исключенных узлов предназначен пункт Главного меню 'Node\Timing Analysis Cutoff...', открывающий окно 'Timing Analysis Cutoff', пo принципу работы аналогичное двум предыдущим окнам. По умолчанию здесь задаются 'Регистрируемые' и 'Комбинационные' выходы. Рассмотренными выше способами зададим в качестве источников сигналов оба входа схемы (CCount и СЕп), а в качестве приемников сигналов все выходы (Q1..4). Для запуска процесса моделирования в окне Временного анализатора нажмем кнопку 'Start'. На допустимых пересечениях строк и столбцов (источников и приемников сигналов) матрицы задержек появились значения задержек распространения сигналов между соответствующим источником и приемником. Таким образом, для рассматриваемой схемы можно сделать вывод, что истинное значение на выходе счетчика в наихудшем случае установится через 32 не (вход CCount - выход Q4). Это время можно назвать максимальным временем переключения счетчика. Следующий тип Временного анализа - Матрица времен установки/задержки ('Setup/Hold Time Matrix'). Переход к этому типу анализа осуществляется выбором пункта Главного меню 'Analysis\Setup/Hold Matrix'. В верхней строке матрицы располагаются имена узлов - источников сигналов, поступающих на счетные входы триггеров или разрешающие входы вентилей. В левом столбце матрицы помещаются имена выходов триггеров или вентилей - приемников сигналов. Под каждым таким именем подписан входной узел, управляющий разрешающим входом соответствующего триггера. Имена источников и приемников задаются так же, как и для Матрицы задержек. В клетках матрицы после выполнения процесса Временного анализа появляются значения времен установки/задержки. Отрицательное время задержки возможно, если допустимо снятие сигнала с информационного или разрешающего входа (Clock Enable) прежде, чем произойдет активное изменение сигнала на счетном входе (Clock) для триггера или разрешающем входе (Latch Enable) для вентиля. С помощью пункта Главного меню 'Options\Time Restrictions...' можно задать ограничения на пути и времена задержек, отображаемые в Матрице задержек и Матрице времен установки/задержки. С помощью включаемых опций 'Greater Than' (более чем) и 'Less Than' (менее чем) задаются ограничения на минимальную и максимальную временную протяженность отображаемых 8 матрицах путей. Существует возможность выбора варианта отображения всех путей (Show All Paths), только кратчайших путей (Show Only Shortest Paths), только самых длинных путей (Show Only Longest Paths). Третьим типом Временного анализа является Зарегистрированная производительность (Registered Performance) - минимальный требуемый период и максимальная частота синхросигнала в схеме, которые могут быть рассчитаны во Временном анализаторе MAX+PLUS II. (Период синхросигнала равен максимальной задержке между информационным (D) или разрешающим (СЕ) входом триггера и выходом триггера (Q) с учетом внутреннего времени установки триггера и задержки распространения в триггере). Переход к этому типу анализа осуществляется выбором пункта Главного меню 'Analysis\Registered Performance'. Зарегистрированная производительность вычисляется на основе всех узлов-источников и узлов-приемников, выбранных с помощью пунктов Главного меню 'Node' (подробнее это описано выше). Запуск вычислений осуществляется кнопкой 'Start' в нижней части окна. Результатом работы модуля являются следующие данные, отображаемые в окне: Синхросигнал ('Clock'). Ниспадающее меню типа 'ComboBox' предоставляет возможность выбора одного из нескольких анализируемых в данном Временном анализе синхросигналов. Имена сигналов отсортированы в порядке улучшения Зарегистрированной производительности. Источник ('Source'). В этой строке отображается имя узла-источника, ограничивающего производительность для выбранного синхросигнала. В качестве источника может выступать только информационный выход триггера - 'Q'. Приемник ('Destination'). В этой строке отображается имя узла-приемника, ограничивающего производительность для выбранного синхросигнала. В качестве приемника может выступать только информационный вход триггера. Период синхросигнала ('Clock Period'). Эта строка отображает минимально возможный период синхросигнала, требуемый для тестируемой логики для данного синхросигнала. Наличие нескольких возможных путей следования синхросигнала увеличивает период (эффект гонок). Частота ('Frequency'). Соответствующая строчка показывает максимально возможную частоту для выбранного синхросигнала. (Значение частоты обратно пропорционально периоду этого синхросигнала). Эта величина графически отображается на круговой шкале в центре окна. Кнопка 'List Paths' ('Просмотр путей') открывает окно Процессора сообщений с информацией о вычисленных задержках распространения между двумя выбранными узлами. Показанные задержки включают в себя внутреннее время установки и задержку распространения внутри самого триггера. С помощью кнопки 'Locate' ('Поиск') Процессора сообщений можно просмотреть выделенный путь в соответствующем файле проекта с открытием соответствующего редактора (например, gdf-файл в Графическом редакторе). Кнопка 'Locate' активна только при отключенной опции 'Locate in Floorplan Editor' ('Поиск в Редакторе подложки'). Во время работы модуля Зарегистрированной производительности обязательно действует одно из двух возможных ограничений, задаваемых разделом 'Registered Performance Options' пункта Главного меню 'Options\Tirne Restrictions'. Возможны два положения переключателя типа 'Radio Button': 1. 'Number of Paths per Clock to List' ('Количество отображаемых путей на один синхросигнал1). В соответствующей строке указывается количество отображаемых путей на один синхросигнал. Вели возможно большее количество путей, то выбираются наихудшие по производительности. (По умолчанию это значение равно 10). 2. 'List Paths with Frequency Less Than' ('Отображать пути с частотой не превышающей'). В соответствующей строке задается верхний предел частоты для отображаемых путей. (По умолчанию 10MHz). Проведите два последних типа Временного анализа с установками 'По умолчанию' и ознакомьтесь с результатами. 2.10. Программатор Помимо модулей разработки и отладки проекта цифрового логического устройства на ПЛИС MAX+PLUS II содержит модуль Programmer (Программатор), который в совокупности с физическим устройством - программатором - позволяет выполнять следующие действия: программирование ПЛИС; проверка ПЛИС; исследование ПЛИС; тестирование непрошитых ПЛИС; конфигурирование ПЛИС; испытание готовых ПЛИС; В качестве ПЛИС могут использоваться устройства, соответствующие структурному базису, описанному в пункте 1.2. Необходимую для программирования информацию могут содержать следующие типы файлов: Hexadecimal (Intel-Format) File (.hex) - шестнадцатеричный файл Интел-формата, содержащий данные для конфигурации программирующего устройства при работе с ПЛИС типа FLEX 8000 и FLEX 10K; JEDEC File (.jed) - ASCII-файл, поддерживающий формат промышленного стандарта для передачи информации между системой подготовки данных и программатором физического устройства; JTAG Chain File (.jcf) - ASCII-файл, содержащий имена устройств и необязательные имена файлов программирования. Используется при программировании и конфигурации одного и более устройств в JTAG цепочке; Programmer Object File (.pof) - основной двоичный объектный файл для программирования ПЛИС; Raw Binary File (.rbf) - необработанный двоичный файл, содержащий данные конфигурации для устройств типа FLEX 8000 и FLEX 10K, Является двоичным эквивалентом табличного текстового файла (.ttf); Serial Bitstream File (.sbf) - файл последовательного битового потока. Предназначен для конфигурации устройств типа FLEX 8000 и FLEX 10K с помощью BitBlaster; SRAM Object File (.sof) - объектный двоичный файл, содержащий данные для конфигурации устройств типа FLEX 8000 и FLEX 10K; Tabular Text File (.ttf) - текстовый ASCII-файл табличного формата, содержащий данное для конфигурации устройств типа FLEX 8000 и FLEX 10К; Непосредственное программирование ПЛИС выходит за рамки этой лабораторной работы, поэтому ограничимся вышеизложенным обзорным описанием Программатора. 3.ПОРЯДОК ВЫПОЛНЕНИЯ ЛАБОРАТОРНОЙ РАБОТЫ 1. Изучить и выполнить основные этапы проектирования цифровых устройств на ПЛИС с помощью программы MAX+PLUS II с использованием примера, приведенного в методическом указании. 2. Получить задание от преподавателя на проектирование с помощью САПР устройства с заданными характеристиками. 3. Последовательно выполнить все этапы проектирования (ввод проекта, компиляция, отладка и анализ результатов). 4. Подготовить отчет о работе, в который включить исходные параметры проектируемого устройства, принципиальную схему устройства, логические уравнения, а также результаты моделирования устройства, временные диаграммы, схему подложки устройства, результаты временного анализа. 4. СОДЕРЖАНИЕ ОТЧЕТА Отчет по лабораторной работе должен включать: 1. Титульный лист с названием лабораторной работы, фамилией студента и преподавателя, номером группы. 2. Цель работы. 3. Вариант задания. 4. Результаты проектирования. 5. СПИСОК РЕКОМЕНДУЕМОЙ ЛИТЕРАТУРЫ 1. Преснухин Л.Н., Воробьев Н.В., Шишкевич А.А. Расчет элементов цифровых устройств: Учеб. пособие/ Под ред. Преснухина Л.Н. - 2-е изд. - М.: Высш. школа, 1991.-526 с. 2. Пономарев М.Ф., Коноплев Б.Г., Фомичев А.В. Базовые матричные кристаллы: Проектирование специализированных БИС на их основе. - М.: Радио и связь, 1985.-218 с. 3. Арсеньев Ю.Н., Журавлев В.М. Проектирование систем логического управления на микропроцессорных средствах: Учеб. пособие. - М.: Высш. школа, 1991. -319с. 4. Бернард Конрад Коул. Второе Поколение программируемых логических ИС / Электроника.- 1988.-N10.-C. 18-22. 5. Антонов А., Филиппов А. СБИС программируемой логики семейства FLEX10K фирмы Altera//Chip news. -1997 - N5. - С. 21-28; N6. - С.21-28. 6. MAX+PLUS II Help ver 7.1 - Altera Corporation, 1992-1995. |