Отчет по лабораторной работе 6 Выполнили студент ивт22 Иплаев А. Д., подпись дата

• Название: Отчет по лабораторной работе 6 Выполнили студент ивт22 Иплаев А. Д., подпись дата
• Анкор: л6.docx
• Дата: 17.07.2018
• Размер: 230.51 Kb.
• Имя файла: л6.docx
• Тип: Отчет; #21591

МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РОССИЙСКОЙ ФЕДЕРАЦИИ

Федеральное ГОСУДАРСТВЕННОЕ бюджетное ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ПРОФЕССИОНАЛЬНОГО ОБРАЗОВАНИЯ

«ПОВОЛЖСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНОЛОГИЧЕСКИЙ УНИВЕРСИТЕТ»


Факультет информатики

и вычислительной техники
Кафедра информационно-

вычислительных систем

Сумматоры и АЛУ

отчет

по лабораторной работе №6

Выполнили: студент ИВТ-22 ________Иплаев А. Д. _________,

подпись дата
Проверил: к.т.н., доцент ________ Старыгин С.В. _________

подпись дата

Оценка _____________


Йошкар-Ола

2013 г.

Цель работы: знакомство с сумматорами и АЛУ.

1. ТЕОРЕТИЧЕСКАЯ ЧАСТЬ.

6.1.Сумматоры

Сумматоры предназначены для выполнения операций сложения и вычитания как двоичных, так и десятичных чисел, а также используются для построения различных решающих цифровых устройств.

Сумматор (двоичный) – комбинационная схема, выполняющая сложение двух двоичных чисел x и y.

Сложение разрядов осуществляется по единым правилам, т.е. в каждом i-том разряде осуществляется сложение – x_i и y_i и C_i-1 – перенос от сложения предыдущих разрядов. Результат сложения представлен суммой S_i и переносом С_i в старший i+1 разряд.

Сумматоры подразделяются на полусумматоры, имеющие два входа (отсутствует вход переноса), полные сумматоры, имеющие три входа.

Полусумматоры описываются следующими функциями:

^.

Полные сумматоры описываются выражениями следующего вида:

^,

.

Используя аксиомы алгебры логики, можно по-разному преобразовать приведенные выражения, исходя из базиса используемых ИМС.

Для указанных выражений наиболее удобны логические ИМС типа ЛР, которые оптимальным образом позволяют реализовать функции для S и С (рис. 65,а).



Рис. 65

После преобразования приведенных выражений можно получить:

; ^.

Исходя из этих выражений, схема полного сумматора примет вид, изображенный на рис. 65,б. В данной схеме удобно использовать ЛЭ ‘’Исключающее ИЛИ’’.

Схема полусумматора может быть реализована на двух логических элементах (рис. 66,а), а используя две схемы полусумматоров, можно реализовать полный сумматор (рис. 66,б). УГО сумматора представлено на рис. 66,в.



Рис. 66

6.2. Применение сумматоров

В виде отдельных ИМС выпускаются одно-, двух- и четырехразрядные сумматоры. В качестве примера на рис. 67 приведены:

• 
  ИМ 1 – одноразрядный сумматор (а) и его входной логический каскад (б);
  
• 
  ИМ 2 – двухразрядный сумматор (в).
  

Рис. 67

ИМ5 – два одноразрядных сумматора, ИМ3 – 4-х разрядный сумматор (два ИМ2 – с последовательным формированием переноса).

В многоразрядных схемах сумматоры соединяются последовательно. Такие схемы называются сумматоры с последовательным переносом (рис. 68).



Рис. 68

Основным параметром параллельного сумматора с последовательным переносом является быстродействие – время формирования n-разрядного кода суммы. Т.к. перенос в сумматоре формируется последовательно при поразрядном сложении, то время формирования суммы будет определяться количеством разрядов сумматора. Для n-разрядного сумматора время сложения определяется t_s=nt_зд.р., где t_зд.р. – время формирования суммы одного разряда.

Для увеличения быстродействия многоразрядных сумматоров необходимо уменьшить время распространения сигнала переноса от входа C₀ до входа C_n.

Для этой цели используются комбинационные схемы, которые называются схемами переноса или схемами ускоренного переноса (Carry Unit - устройство переноса). ИМС ИМ6 – представляет собой 4-разрядный сумматор со схемой ускоренного переноса (CRU). Функциональная схема ИМ6 представлена на рис. 69.



Рис. 69

Функциональная схема одного разряда сумматора представлена на рис. 70. Сигналы g_i и P_i используются в схеме CRU для ускоренного формирования переносов.



Рис. 70

При сложении двоичных чисел в обратных кодах возникает так называемый циклический перенос. Для устранения данного эффекта используется дополнительный код. Для преобразования обратного кода в дополнительный и наоборот используют схемы сумматоров с дополнительной логикой (рис. 71).ц



Рис. 71

Старший разряд входного числа х₇ является знаковым. На вход сумматора поступает прямой код числа Х . При положительном входном числе Х, когда х₇ = 0, a_i = 0 Е Х_i = Х_i и S_i = Х_i, т.е. код числа не меняется, т.к. число положительное. Если же х₇ = 1 (Х - отрицательное число), то a_i = 1 Е Х_i = Х_i, и сумматор выполняет вычисления: . В результате в младший перенос при отрицательном числе поступает 1 и на выходе формируется дополнительный код.

При использовании данной схемы для обратного преобразования необходимо выполнение условия [Х_П] Ј 2⁷  1 = 127; [Х_Д] №1.0000000, т.к. старший разряд х₇ является знаковым.

На рис. 72 представлена схема сумматора-вычитателя, который выполняет вычисления по выражению: , где X и Y – 7-разрядные числа (Х – положительное без знака, знаковый разряд числа Y y₇ определяет знак операции SUB).

Если SUB =1, то код числа Y преобразуется в дополнительный и выполняется операция 0.Х+1.+1 = [S_Д]; при SUB = 0 происходит сложение прямых кодов входных чисел Х иY  0.X + 0.Y = [S_П]. S_Д - дополнительный код суммы, S_П - прямой код суммы.

Рис. 72

На рис.73 представлена схема накапливающего сумматора, которая используется при арифметическом накоплении (сложении) нескольких двоичных чисел, например, для вычисления среднего арифметического. Сумматор имеет один вход числа Х, а второй вход соединен с выходом сумматора, т.е. на него поступает результат предыдущего сложения. Такой сумматор для хранения промежуточных результатов имеет параллельный регистр, который перед началом накопления должен быть обнулен.



Рис. 73

В данной схеме происходит последовательное сложение входных чисел. Разрядность выходной суммы m будет определяться количеством накоплений k.

6.3. Последовательные двоичные сумматоры

В последовательных сумматорах числа X и Y поступают в последовательном коде, начиная с младших разрядов. Функциональная схема последовательного сумматора представлена на рис. 74. Сумматор в каждом такте вычисляет значение суммы с учетом переноса из предыдущего такта сложения, т.е. в сумматоре должен запоминаться перенос C_i+1 в следующий разряд. Для этого в сумматоре используется D-триггер, который перед сложением должен обнуляться, т.к. C₀= 0. Функции последовательного сумматора можно представить в виде: C_i+1 = x_iy_i + x_iC_i + y_iC_i = D (вход триггера); S_i = x_i Е y_i Е C_i. Сумма S_i также формируется в последовательном коде. Для реализации используется трех входовой мажоритарный элемент D1.

Сложность последовательных сумматоров не зависит от разрядности чисел x_i, y_i. Разрядность определяет время сложения, что является существенным недостатком. По приведенной функциональной схеме реализована ИМС последовательного сумматора ИМ7.



Рис. 74

6.4. Арифметико-логические устройства (АЛУ)

АЛУ – это функционально законченное устройство, выполняющее определенный набор арифметических и логических операций над двумя многоразрядными числами. Набор операций определяется областью применения АЛУ. Стандартные АЛУ обычно выполняют полный набор логических функций двух переменных, арифметическое сложение и вычитание. Т.е. АЛУ включает в себя сумматор и набор комбинационных схем.

В виде отдельных ИМС выпускаются секции АЛУ – 2-х, 4-х, 8-и разрядные. Для обработки чисел с большей разрядностью осуществляется параллельное каскадирование отдельных секций. Для ускорения операций сложения в АЛУ используются схемы ускоренного переноса, для чего в каждой секции формируются вспомогательные функции P_i и G_i. На рис. 75,а представлено УГО АЛУ с полным набором функций. К таким АЛУ относится ИП3 – 4-х разрядная секция.



Рис. 75

Все АЛУ по выходам F_i и F_A=B выполняют одинаковые арифметические и логические операции. Арифметические операции задаются значением сигнала М(Mode)=0, а логические М =1. Выбор одной из 16 логических или арифметических операций задается кодом Е(Е₃Е₂Е₁Е₀).

Таблицы функций конкретных АЛУ приводятся в справочниках.

Сигналы переносов С₀, C_i, P и G используются для организации ускоренного переноса при каскадировании секции АЛУ. Кроме того С₀ и С_i позволяют последовательно соединять отдельные секции.

Кроме универсальных АЛУ выпускаются АЛУ с сокращенным числом операций. К таким АЛУ относятся 4-х разрядные секции ИК2 (рис. 75, б). Данная АЛУ не имеет сигнала C_i, что допускает только параллельное наращивание секций с использованием сигналов P и G. В ИК2 отсутствует разделение функций на логические и арифметические. Для организации ускоренного переноса при объединении секции АЛУ используются специальные ИМС, например, ИП4 – устройство ускоренного переноса для четырех 4-х разрядных АЛУ (рис. 75, в).

7. Схемы сравнения

Для сравнения операндов в цифровых системах используются специальные схемы сравнения – двоичные компараторы. Простейшая схема для определения равенства двух одноразрядных операндов А и В реализуется логической операцией «Равнозначность» . На рис. 76,а представлена функциональная схема реализующая функцию .



Рис. 76

Для определения равенства многоразрядных операндов выполняется логическое умножение, т.е. конъюнкция результатов сравнения отдельных разрядов:

F_n = F₀F₁...F_n-1.

Более сложными и широко используемыми являются схемы сравнения для определения неравенства операндов А и В, в которых реализуются функции:

; .

Для одноразрядных операндов A₀ и B₀ такие функции сравнения реализуются на основе операции «Запрет»: F₀=A₀, (рис. 76,б).

Для двухразрядных операндов А=А₁А₀ и В=В₁В₀ функции неравенства определяются следующими выражениями:





Аналогично можно записать функции сравнения для n-разрядных операндов.

Операция сравнения производится последовательно начиная с младшего разряда. Реализация функции F иллюстрируется схемой сравнения двух 4-х разрядных операндов (рис. 77). Схема представляет собой двоичный компаратор с последовательной структурой. Общая задержка формирования сигнала F равна t_F = 2nt_з. Для 4-х разрядных операндов t_F = 8nt_з. Поэтому для разрядности больше, чем 4, такие схемы имеют низкое быстродействие и не используются.



Рис. 77

Для повышения быстродействия цифровых компараторов используют одновременное (параллельное) сравнение всех разрядов операндов в соответствии с вышеуказанными выражениями, в которых осуществляется подстановка функции F и H, выраженных через соотношения операндов.

В этом случае формирование сигнала сравнения F происходит с задержкой t_F=4t_З и не зависит от числа разрядов операндов. Однако в таких схемах требуются логические элементы умножения с числом входов n+1, реализация которых при n>8 затруднена. Вариант схемной реализации параллельного двоичного компаратора представлен на рис. 78.



Рис. 78

Приведенные варианты не являются единственными для построения схем сравнения двоичных чисел.

7.1. ИМС двоичных компараторов

На рис. 79,а представлено УГО двоичного компаратора, реализующего по выходу полный набор функций сравнения. В качестве примера на рис. 79 приведены ИМС двоичных компараторов 555СП1 (б) и 74LS683 (в) с триггерами Шмитта на входах.



Рис. 79

В приведенных ИМС осуществляется параллельное сравнение, функции сравнения <, > , = программируются сигналами Е, Н₀, F₀.

Для реализации многоразрядных схем сравнения отдельные ИМС включаются последовательно (рис. 80).



Рис. 80

На рис. 81 приведена 12-разрядная схема сравнения на ИМС 561ИП2 при последовательном включении. Внешние сигналы H₀, F₀ и Е устанавливают режим сравнения и выбирают выходные функции сравнения.



Рис. 81

7.2. Последовательные схемы сравнения

Последовательные схемы сравнения удобны при представлении двоичных чисел в последовательном коде, а также требуют для реализации значительно меньше логических элементов. На рис. 82 представлена функциональная схема последовательного двоичного компаратора. Поскольку при сравнении получается три результата: G(A>B), H(A=B), F(A


Рис. 82

13. Умножители двоичных чисел

Операция умножения требует значительных временных затрат, поэтому разработаны различные варианты схем умножения, обеспечивающие максимальное быстродействие. Высокое быстродействие имеют комбинационные схемы умножения. Простейший способ умножения двух n- и m-разрядных чисел описывается следующим алгоритмом:

,

				23	22	21	20
				1	1	0	1		X
				1	0	1	1		Y
				1	1	0	1		P0
			1	1	0	1			P1
		0	0	0	0				P2
	1	1	0	1					P3
1	0	0	0	1	1	1	1		P
27	26	25	24	23	22	21	20

где X – n-разрядное множимое,

Y – m-разрядный множитель,

P_j=Xy_j2^j – частные произведения.

В качестве примера приведен процесс умножения двух чисел с разрядностью n = m = 4.

На рис. 83 приведена схема 4-х разрядного умножителя, реализованного по приведенному алгоритму с использованием ИМС полных сумматоров.



Рис. 83

13.1. Матричные умножители

Алгоритм матричного умножения можно записать в виде: X_nґY_m+A_n+B_m, где A_n и B_m – дополнения из младших разрядов при умножении. Максимальная разрядность результата умножения определяется выражением 2^n+m -1 и определяется суммой разрядностей операндов.

Для 2-х разрядных чисел n = m = 2 можно записать алгоритм умножения в виде:

X₂×Y₂+A₂+B₂ = x₁x₀ ґy₁y₀+a₁a₀+b₁b₀ = x₁y₁2² + (x₁y₀+x₀y₁+a₁+b₁)2¹ + (x₀y₀+a₀+b₀)2⁰.

Такое вычисление можно реализовать с помощью четырех одноразрядных сумматоров типа ИМ1 (рис. 84).



Рис. 84

Операция умножения x_i y_i осуществляется логическими элементами «И», которые являются входными блоками сумматоров ИМ1. Сумма и перенос определяется выражениями:



Графически формирование произведения можно представить в виде:



Такая схема имеет регулярную структуру и может быть расширена до любых значений. Комбинационные схемы, имеющие такую функцию, называются матричными умножителями.

По данной схеме выполнена ИМС ИП5 – матричный умножитель 2ґ2. Условное обозначение MPL (Multiplier - умножитель) (рис. 85,а). Одноразрядные сумматоры в ИМС ИП5 реализованы по схеме на рис. 85,б.



Рис. 85

Существуют быстрые матричные умножители, использующие ускоренный алгоритм вычисления частичных произведений. Например: ИП8, ИК1 – быстрые умножители 4ґ2.

1802ВР4 – специализированная БИС умножения 12ґ12; t_умн»100нсек, P_пот= 3Вт. Функциональная схема 1802ВР4 предсталвена на рис. 86.

Сигналы TC_Y, TC_X указывают на дополнительный код умножаемых чисел.

C_L и C_M – (L – Least - младший, M – Most - старший) – тактовые сигналы записи младшей и старшей групп произведения.

SU – сдвигающее устройство.

Сигнал (Right Shift – сдвиг вправо) указывает на присвоение знака произведения младшей группе.



Рис. 86.

F_T – сигнал «прозрачности» регистров произведения.

По аналогичной структуре реализованы матричные умножители типа 1802ВР3 – 8х8 и 1802ВР5 – 16х16.

В настоящее время максимальную производительность обеспечивают умножители, реализованные на ПЗУ.

3.2. Последовательные умножители

В последовательных умножителях множимое X_n записывается в регистр, а разряды множителя Y_m поступают последовательно, начиная с младшего разряда. В результате последовательно формулируются частичные произведения и происходит их арифметическое накопление. На рис. 87 приведена схема последовательного умножителя ИП9 – умножитель 8х1. Сигнал М определяет режим работы, При М = 0 происходит загрузка числа Х, при М =1 выполняется операция сдвига и поразрядное умножение. Множитель Y может имеет произвольную разрядность.



Рис. 87

2. ПРАКТИЧЕСКАЯ ЧАСТЬ

Задание: Разработать схему сумматора трех двухразрядных чисел (А+В+С).

Схема:

a₀

SM

c_i-1

a

b

c_i

S

0

b₀

C_вх

a₁

SM

c_i-1

a

b

c_i

S

1

b₁

C_вых

SM

c_i-1

a

b

c_i

S

2

SM

c_i-1

a

b

c_i

S

3

c₀

c₁

SM

c_i-1

a

b

c_i

S

0

S₀

S₁

S₂