Телекоммуникации и Информатика и вычислительная техника Ульяновск 2007 2
 Скачать 1.77 Mb.
|
|
2.17. Логические элементы на МОП-транзисторах Логические элементы на МОП-транзисторах изготавливаются по р-МОП, n- МОП, КМОП-технологиям. В первых используются р-канальные транзисторы, во вторых канальные транзисторы, а в третьих – используются комплементарные МОП-схемы, где водной схеме применяются как р-канальные, таки канальные транзисторы. Схемы на МОП-транзисторах имеют меньшее быстродействие, чем схемы на биполярных транзисторах, что объясняется значительными емкостями между затвором, стоком, истоком и подложкой, на перезаряд которых требуется определенное время. Схемы на МОП-транзисторах потребляют малую мощность, имеют высокую нагрузочную способность и высокую помехоустойчивость, занимают малую площадь на поверхности кристалла, они технологичны и дешевы. Их применяют в тех случаях, где нужна большая степень интеграции и небольшое быстродействие. Особенность микросхем на МОП-структурах заключается в том, что в их схемах отсутствуют резисторы, а роль нелинейных резисторов выполняют соответствующим образом включенные транзисторы. Логические элементы на р-канальных транзисторах В основе всех логических схем на МОП-структурах лежит инвертор (рис. 2.25). При подаче на вход Х напряжения Е (логическая единица, транзистор VT2 открывается, его сопротивление становится малыми на выходе мы получаем напряжение близкое к нулю (логический нуль. При подаче на вход напряжения логического нуля транзистор VT2 закрывается и на выходе мы имеем напряжение Е . Для реализации функции И-НЕ ключевые транзисторы включают последовательно с нагрузочным транзистором VT1 (рис. 2.26). Если на каком-либо входе напряжение равно нулю (логический нуль, то соответствующий транзистор закрыт и напряжение на выходе равно Е (логическая единица. 49 ос сии оХVT1VT2о оси си VT3оVT1с и Х Х Y о E о Рис. 2.25. Инвертор на р-МОП-транзисторах Рис. 2.26. Схема ЛЭ И-НЕ на р-МОП-транзисторах Если на все входы подать напряжение, соответствующее логической единице Е, то транзисторы VT2 и VT3 будут открыты и иметь низкое сопротивление, выходное напряжение будет близко к нулю (логический нуль. Схема ИЛИ-НЕ образуется параллельным соединением переключательных транзисторов VT2 и VT3 и подсоединением их объединенных стоков к истоку нагрузочного транзистора VT1 рис. о о VT1 VT2 Y о о VT3 Х Х 1 2 Рис. 2.27. Схема ЛЭ ИЛИ-НЕ на р-МОП-транзисторах Если на любом из двух входов схемы напряжение соответствует логической единице (Е, то соответствующий транзистор открыт и имеет низкое сопротивление. При этом на выходе будет напряжение близкое к нулю (логический нуль. Если на все входы поданы логические нули, то все транзисторы будут закрыты и на выходе будет напряжение Е. 1 2 50 Логические схемы на КМОП-структурах. Преимущества ЛЭ на КМОП- структурах малая потребляемая мощность, высокая помехоустойчивость, высокое быстродействие. Высокое быстродействие таких схем реализуется за счет того, что в цепях заряда и разряда паразитных емкостей схемы включены малые сопротивления открытых транзисторов. Логические схемы И-НЕ, ИЛИ-НЕ образуются параллельно- последовательным соединением ключевых транзисторов. На рис. 2.28 представлена схема, реализующая функцию ИЛИ-НЕ, использующая как р-канальные, таки канальные транзисторы. о о о+ E c и c c и и и X Х о Рис. 2.28. Схема ЛЭ ИЛИ-НЕ на КМОП-структуре Схема работает следующим образом. При подаче высокого уровня напряжения Е) на вход х транзистор VT1 закрывается, а транзистор VT3 открывается, на выходе будет напряжение близкое к нулю (логический нуль. Тоже самое будет и при подаче напряжения (Е) на вход х. При подаче на входы хи х логического нуля транзисторы и VT4 будут закрыты, а транзисторы VT1 и VT2 открыты. На выходе будет высокий уровень напряжения (Е) – логическая единица. Логическая схема, реализующая функцию И-НЕ, представлена на рис. 2.29. Если на вход х подан уровень логического нуля (0 В, то транзистор VT1 будет открыта транзистор VT4 – закрыт. На выходе будет высокое напряжение (Ело- гическая единица. Тоже самое будет и при подаче нуля на вход х. При подаче на входы хи х логической единицы, транзисторы VT1 и Т будут закрыты, а транзисторы VT3, VT4 открыты – на выходе будет уровень логического нуля. В КМОП-логических схемах ток постоянно не протекает. 51 о Y VT2 о VT4 о VT3 VT1 о + E X Х Рис. 2.29. Схема ЛЭ И-НЕ на КМОП-структуре Коэффициент разветвления по выходу велик, поскольку эти схемы имеют очень большое входное сопротивление. КМОП-схемы могут работать в широком диапазоне питающих напряжений, что удобно при их совместной работе с ТТЛ схемами. Однако управлять КМОП-схемой ТТЛ схема не может, т.к. уровень напряжений логической единицы ТТЛ схемы недостаточен для КМОП-схемы. Согласование уровней ТТЛ и КМОП-схем достигается включением резистора между выходом ТТЛ схемы и источником питания (рис. 2.30). 1 o + E R o o & Y ТТЛ КМОП o Рис. Схема согласования ТТЛ и КМОП-логических элементов 1 2 1 2 52 Контрольные вопросы 1. Составить таблицу истинности переключательных функций y 1 = x 1 + x 2 , y 2 = x 1 x 2 2. Построить логические схемы на элементах И, ИЛИ, НЕ, реализующих переключательные функции ух х + х х, ух+ х + х х 3. Составить таблицу истинности переключательных функций y 1 = x 1 + x 2 , y 2 = x 1 x 2 4. Как по статической передаточной характеристике ЛЭ определить запас помехоустойчивости 5. Перечислить факторы, обеспечивающие высокое быстродействие ЭСЛ-логических элементов. Объяснить назначение эмиттерных повторителей. 53 3. ЦИФРОВЫЕ КОМБИНАЦИОННЫЕ УСТРОЙСТВА Цифровые комбинационные устройства (КУ) представляют собой логическую схему с m входами (m 1) и n выходами (n 1), у которой состояния выходов, те. информационные значения выходных сигналов, в данный момент времени определяются лишь состояниями входов в этот же момент времени. Синтез КУ выполняется на основе правил функционирования КУ, которые могут быть заданы словесно, в виде таблицы истинности, структурной формулой. Далее на основании правил алгебры логики или с помощью специальных методов (карт Карно и т. д) производится минимизация структурной формулы КУ. Производят, если это необходимо, преобразование минимизированной структурной формулы к форме, содержащей лишь логические операции заданного базиса (И-НЕ, ИЛИ-НЕ). На основании структурной формулы составляют функциональную и принципиальную схемы КУ. Рассмотрим несколько примеров реализации КУ. 3.1. Устройство равнозначности Устройство равнозначности (УР) — этологическая схема с двумя входами Хи Хи выходом Y, условия работы которой таковы сигнал Y= 1 только при совпадении информационных значений входных сигналов. В таблице 3.1 приведена таблица истинности УР. Структурная формула схемы для наборов, где Y = 1, имеет вид Y = X 1 X 2 + 2 1 Х Х Функциональная схема УР приведена на рисунке 3.1. Она содержит пять логических элементов — два инвертора, два элемента И и один элемент ИЛИ. Таблица 3.1 X 1 X 2 Y 0 0 1 0 1 0 1 0 0 1 1 1 54 На основе правила де Моргана УР можно выполнить в базисе И-НЕ: Y = X 1 X 2 + 2 1 Х Х = 2 1 2 1 Х Х Х Х & 1 1 o o X X X Рис. 3.1. Функциональная схема устройства равнозначности Эту структурную формулу можно реализовать на пяти элементах И-НЕ рис. 3.2). X X & o o & & & & o Рис. 3.2. Функциональная схема УР на элементах И-НЕ Устройства равнозначности применяются в основном в схемах сравнения цифровых кодов. 2 1 Х Х 1 Х 2 Х 1 2 2 1 Х Х 2 1 2 1 Х Х X X Y Y = X 1 X 2 + 2 1 Х Х 2 1 Х Х 2 Х 1 Х 1 2 1 2 55 3.2. Устройство неравнозначности Устройство неравнозначности — это устройство с двумя входами X 1 и Хи выходом, реализующее логическую функцию, называемую исключающее ИЛИ Y = l только при несовпадении информативных значений входных сигналов. Таблица истинности устройства неравнозначности представлена в таблице 3.2. Таблица 3.2 X 1 X 2 Y 0 0 0 0 1 1 1 0 1 1 1 0 Согласно таблице истинности можно записать структурную формулу Y = Х+ Х = X l Символ означает операцию исключающее ИЛИ. Устройство может быть реализовано схемой, содержащей пять логических элементов два инвертора, два элемента И и один элемент ИЛИ (рис. 3.3). X X & 1 Рис. 3.3. Функциональная схема устройства неравнозначности Устройства неравнозначности являются базовыми для построения комбинационных полусумматоров и сумматоров. 2 1 Х Х 1 Х 2 Х 1 2 2 1 Х Х 2 1 2 1 Х Х Х Х Y 56 3.3. Комбинационные сумматоры Рассмотрим логическую схему полусумматора, предназначенную для суммирования двух одноразрядных двоичных чисел. Логическая функция полусумматора задается следующей таблицей истинности (табл. 3.3). Таблица 3.3 X 1 X 2 S' Р' 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 Здесь X 1 и Х — переменные, S' — частичная сумма (сумма по модулю два, Р' — перенос в старший разряд. Из таблицы истинности видно, что S' = X 1 Х, Р' = X 1 Х, те. полусумматор имеет два выхода (S', P') и реализуется с помощью устройства неравнозначности и схемы И. Функциональная схема полусумматора представлена на риса, баб Рис. 3.4. Функциональная схема полусумматора (аи его условное графическое обозначение (б) Два одноразрядных полусумматора образуют одноразрядный сумматор. Сумматор — логическая схема, имеющая три входа (входы разрядов Хи Х 57 суммируемых чисел и вход Х для возможного переноса, образованного при сложении младших разрядов. Сумматор может быть образован с помощью двух полусумматоров и элемента ИЛИ. Таблица истинности (табл. 3.4) и функциональная схема сумматора показаны на рис. 3.5. В суммирующем устройстве последовательного действия для суммирования многоразрядных чисел перенос Р подается на вход Х с задержкой на один такт сложения. Для ускорения процесса сложения двух разрядных чисел можно построить суммирующее устройство параллельного действия, в которых используются n сумматоров одноразрядных чисел. В настоящее время одно, двух- и четырехразрядные двоичные сумматоры выпускаются в виде отдельных ИМС (К155ИМ1, К155ИМ2, К155ИМ3). Таблица 3.4 Х 1 Х 2 Х 3 S Р 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 Раб Рис. 3.5. Функциональная схема (аи условное графическое обозначение сумматора (б) 58 3.4. Дешифраторы Дешифратором называется комбинационное устройство, имеющее несколько входов и выходов, у которого каждой комбинации входных сигналов соответствует активное значение только одного определенного выходного сигнала. Полный дешифратор с m входами имеет 2 m выходов. Таблица истинности трехвходового полного дешифратора с единичным активным значением выходных сигналов Y представлена в таблице 3.5. Таблица 3.5 Х 3 Х 2 Х 1 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 На практике часто используются неполные дешифраторы, предусматривающие декодирование только отдельных входных сигналов. Если задачу синтеза соответствующего КУ стремя входами и восемью выходами рассматривать как синтез восьми одновходовых КУ, то для каждой из булевых функций Y можно записать структурную формулу , X X X Y 1 2 3 0 , X X X Y 1 2 3 1 , X X X Y 1 2 3 2 , X X X Y 1 2 3 3 , X X X Y 1 2 3 4 , X X X Y 1 2 3 5 , X X X Y 1 2 3 6 X X X Y 1 2 3 7 (3.1) Условное графическое обозначение дешифратора, соответствующего табл. 3.5, представлено на риса. В интегральном исполнении выпускаются различные структуры дешифраторов, в которых используются 2, 3, 4 входа. Водном корпусе может быть несколько дешифраторов. 59 Для увеличения функциональных возможностей устройств часто предусматривается использование нескольких сигналов управления. На рис. 3.6, б представлено графическое изображение микросхемы К155ИД4, содержащей сдвоенный двухвходо- вой дешифратор с активными нулевыми выходными сигналами. DC y 0 V 1 V 2 DC y 0 Х 1 Х 1 y 1 y 1 y 2 y 2 X 1 X 2 Х 2 Х 2 y 3 y 3 y 4 y 4 Х 3 Х 3 y 5 y 5 V 3 V 4 y 6 y 6 y 7 y 7 а б Рис. 3.6. Условное графическое обозначение дешифратора (аи условное графическое обозначение ИМС К155ИД4 (б) На выходах обоих дешифраторов формируются сигналы в соответствии с комбинациями входных сигналов Хи Х. Синхронизация процесса формирования выходных сигналов Y 0 –Y 3 для каждого дешифратора задается комбинациями управляющих сигналов V. Для верхнего дешифратора разрешает формирование выходных сигналов комбинация 1 V 2 V , для нижнего – 3 V 4 V . При отсутствии разрешающих комбинаций на каждом выходе Y устанавливается единичное значение сигнала. Введение такого управления расширяет возможности микросхемы при построении более сложных устройств, например, дешифраторов с увеличенным числом входов и выходов. Переключательную функцию (формула 3.1) можно реализовать на отдельном элементе Ив этом случае мы получим наиболее простой по структуре дешифратор, который можно реализовать также на элементах И-НЕ (рис. 3.7). Достоинство линейного дешифратора – высокое быстродействие недостаток большое количество требуемых входов логических элементов, равное количеству разрядов дешифрируемого слова. Кроме того, ограниченная нагрузочная способность ИМС ограничивает разрядность дешифрируемых слов до 4–5. Поэтому широко применяются пирамидальные дешифраторы, характерным отличием которых от линейных является использование только двухвходовых элементов. 60 Рис. 3.7. Принципиальная схема линейного дешифратора на элементах И-НЕ На рис. 3.8 представлена схема пирамидального дешифратора на 3 входа, выполненная на двуxвходовых элементах И-НЕ. В пирамидальных дешифраторах требуется большее количество логических элементов, но по числу корпусов ИС пирамидальная схема может оказаться эквивалентной линейной, т. к. 2-входовых ЛЭ водном корпусе размещается больше. Третий вид структуры дешифратора — каскадное соединение дешифраторов. На рис. 3.9 показана группа из пяти дешифраторов, соединенных последовательно в два каскада. Все дешифраторы одинаковы и построены по структуре линейного дешифратора с инверсными выходами и дополнительным стробируемым входом С. На первый каскад, те. на входы DC 4 , поданы старшие разряды дешифрируемого числа Х, Х. При этом DC определяет, в какой четверке из возможных 16 вариантов находится избранный выход. Х Х Х 1 Х 2 Х 3 Х 1 2 3 Х Х Х 1 2 3 7 Х Х Х Y 1 2 3 6 Х Х Х Y 1 2 3 5 Х Х Х Y 1 2 3 4 Х Х Х Y 1 2 3 3 Х Х Х Y 1 2 3 2 Х Х Х Y 1 2 3 1 Х Х Х Y 1 2 3 0 Х Х Х Y 1 2 3 Х Х Х 1 2 3 Х Х Х 1 2 3 Х Х Х 1 2 3 Х Х Х 1 2 3 Х Х Х 1 2 3 Х Х Х 1 2 3 Х Х Х 61 & & & & & o & o & o & o & o & o & o & o & o & o & o & o & o & o & o & o & o & o & o & o & o & o & o o o Рис. 3.8. Принципиальная схема пирамидального дешифратора Дешифратор открывает соответствующий дешифратор второго каскада, подавая на инверсный вход С нулевой сигнала поскольку на прочих выходах DC формируется, все остальные дешифраторы второго каскада закрыты. На кодовые входы дешифраторов второго каскада поступают младшие разряды дешифрируемого кода. Причем работает единственный незакрытый дешифратор второго каскада, возбуждая в результате один из 16 выходов, соответствующий коду, поданному на вход. Х Х Х 1 Х 2 Х 3 Х 1 2 3 7 Х Х Х Y 1 2 3 6 Х Х Х Y 1 2 3 5 Х Х Х Y 1 2 3 4 Х Х Х Y 1 2 3 3 Х Х Х Y 1 2 3 2 Х Х Х Y 1 2 3 1 Х Х Х Y 1 2 3 0 Х Х Х Y 1 2 Х Х Х Х 1 2 Х Х 1 2 Х Х 62 С 2 DC 0 1 2 3 o o o o o o o X X X 3 С 1 2 3 o o o o o С 1 2 3 o o o o o С 1 2 3 o o o o o С 1 2 3 o o o o o o o X X 1 2 1 2 1 2 1 2 1 Рис. 3.9. Каскадное соединение дешифраторов Таким образом, каскадно соединяя дешифраторы, можно строить схемы с большим числом выходов, используя в качестве составных частей малые дешифраторы. 3.5. Шифраторы Шифраторы выполняют задачи обратные дешифраторам. Сих помощью активным значением определяемых входных сигналов можно поставить в соответствие заданные выходные коды (комбинации выходных сигналов. Полный шифратор имеет n выходов и m = 2 n входов (риса. Выходной сигнал шифратора в числовой интерпретации соответствует номеру возбужденного входа. Таблица истинности одного 4 0 1 2 3 63 из вариантов восьмивходового полного шифратора с единичными активными значениями входных сигналов представлена в таблице 3.6. Для построения схемы шифратора рассмотрим закономерности формирования двоичных переменных на его выходах. Выход y 1 соответствующий младшему разряду выходного кода, имеющему вес 1, должен принимать значение 1 при возбуждении любого из нечетных входов. Следовательно, это должен быть выход ЛЭ ИЛИ, к m/2 входам которого подключены все входы с нечетными номерами, то есть такими, двоичное представление номера которых в младшем разряде имеет 1 (рис. 3.10, б. Х 0 CD Х 1 Х 2 1 Х 3 2 Х 4 4 Х 5 Х 6 Ха Х 1 Х 1 Х 1 Y 3 Х 3 Х 3 Х 5 Х 5 Х 6 Х 6 Х 7 Х 7 Х 7 б Рис. 3.10. Условное графическое обозначение шифратора (а построение шифратора с помощью схем ИЛИ (б) Следующий выход Y 2 , имеющий вес 2, должен возбуждаться при подаче сигнала на входы с номерами 2, 3, 6, 7, то есть с номерами, двоичное представление которых во втором по старшинству разряде имеет единицу. Следовательно, Y 2 также формируется элементом ИЛИ, имеющим m/2 входов. Таким образом, в общем случае Y k формируется элементом ИЛИ с числом входов m/2, на который подаются те из входных переменных, двоичное представление номера которых в м разряде имеют единицу. 64 Таблица 3.6 Х 7 Х 6 Х 5 Х 4 Х 3 Х 2 Х 1 Х 0 У 3 У 2 У 1 1 0 0 0 0 0 0 0 1 1 1 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 При практической реализации шифратора может оказаться выгоднее использовать элементы И-НЕ. Тогда, в соответствии с двойственностью операций конъюнкции и дизъюнкции, входные переменные нужно брать с инверсией. Рассмотренный шифратор обладает рядом недостатков 1) невозможно наращивать информационную емкость (число входов и выходов, соединяя между собой шифраторы меньшей емкости 2) для правильной работы шифратора необходимо, чтобы возбужден был всегда строго один из входов. Во всех других случаях получаемый на выходе сигнал не отражает реальной ситуации на входе. От этих недостатков свободен приоритетный шифратор. Такой шифратор работает как и рассмотренный, когда возбужденным является единственный вход. Когда возбуждено несколько входов, на выходе формируется число, указывающее минимальный из номеров возбужденных входов. Так, если возбуждены входы 3, 5, 6, тона выходе установится код числа 3. Чтобы выделить ситуацию, когда отсутствуют возбужденные входы, в приоритетном шифраторе имеется дополнительный выход Р, называемый выходом признака невозбуждения. Двоичная переменная Y p , формируемая на этом выходе, принимает значение 0, когда возбужден по крайней мере один из входов, и значение единицы в противном случае. Условное обозначение приоритетного шифратора с инверсными входами и выходами, имеющего m = 8 и n = 3, показано на рис. 3.11. Чтобы сделать возможным наращивание информационной емкости шифратора, в него введен дополнительный вход разрешения Е. 65 E Х 0 Х 1 Х 2 1 Х 3 2 Х 4 4 Х 5 Х 6 P Х 7 Рис. 3.11. Условное обозначение приоритетного шифратора Стой же целью выходы Y 1 , Y 2 , Y 3 выполняют либо с открытым коллектором, либо стремя устойчивыми состояниями. Когда переменная ХЕ на разрешении равна 1, шифратор функционирует в соответствии с рассмотренным правилом. В противном случае сигнал на выходе Р принимает значение 1, а все остальные выходы переводятся в непроводящее состояние. |