Сигнальные микропроцессоры и их применение в системах телекоммуникаций и электроники (В.С. Сперанский, 2008). Сигнальные микропроцессоры и их применение в системах телекоммун. УМссэ дгбо Jdjcov p f f f
 Скачать 14.91 Mb.
|
|
53 Сигнальные микропроцессоры 54 Рис. 4.6. Вычислитель БПФ Глава 4. Реализация на процессоре ADSP 2181 типовых устройств собственно вычисления Б ПФ и третья - масштабирования выходных данных. Изменяемыми величинами являются число групп, число бабочек в группе, поворачивающие множители. Подпрограмма реализации алгоритма Б ПФ на A D S P 2181 приведена в Приложении 4. Контрольные вопросы 1. Какова структура программ цифровой фильтрации 2. Подпрограмма вычисления свертки на ЦСП ADSP2181. 3. Каковы основные команды программы реализации нерекурсивного фильтра 4. Где хранятся данные и коэффициенты, как формируются их адреса 5. Как задаются данные и коэффициенты в программе 6. Какие устройства процессора используются при реализации фильтра на ЦСП? 7. Поясните принцип формирования гармонического колебания табличным методом. 8. Чем определяется точность формирования гармонического колебания табличным методом 9. Поясните принцип формирования гармонического колебания методом аппроксимации. 10. Поясните вычисления функции sinx на процессоре. 11. Чем определяется точность формирования гармонического колебания методом аппроксимации 12. Каковы основные команды вычисления функции sinx на процессоре 13. Поясните смысл типовой операции бабочка при вычислении БПФ. 14. Как реализуется вычисление БПФ в процессоре 15. Каковы основные команды реализации БПФ на процессоре 16. Чем определяется время вычисления БПФ при заданной длине выборки Глава 5. Процессоры и A D S P S H A R C 5.1. Семейство сигнальных процессоров ADSP Blackfin Фирма Analog Devices выпустила семейство разрядных процессоров с фиксированной точкой на новой технологии 0,18 мкм и с развитой периферией BF531/533/535 Blackfin А, А. Архитектура ЦСП - модифицированная гарвардская плюс иерархическая структура памяти. Процессор базируется на микросиг- нальной структуре (MSA), соответствующей комбинации двойного ЦСП и RISC микропроцессора на основе принципа простые инструкции и много данных (SIMD). Структурная схема процессора представлена на рис 5.1. В состав процессора входят Ядро процессора, включающее в себя высокоэффективный параллельный вычислитель, адресный блоки устройство управления программой. Рис. 5.1. Схема процессоров Blackfin 56 Глава 5. Процессоры ADSP Blackfin и ADSP SHARC Блок памяти (L), состоящий из ПЗУ программ, кэш памяти, SRAM данных 64Кх16, сверхоперативной памяти 4Kxi6); памяти инструкций и данных конфигурируются как оперативная память (RAM), или как КЭШ память. Периферия, включает блок системного интерфейса, параллельный порт вход/выход, интерфейс внешней памяти, порт ПДП и два таймера, один из которых - сторожевой таймер, следящий за периодом и длительностью тактовых импульсов. Блок системного интерфейса управляет - последовательными портами SP1, SP2 и SPI - последовательным периферийным интерфейсом и таймером, а также портом UART - (universal asynchronous receiver/transmitter) - универсальный асинхронный приемопередатчик, производящий управление последовательными портами, преобразуя поток байтов в асинхронный поток бит и наоборот. В процессор также входят блоки системного контроля. Ядро процессора показано на рис. 5.2. Вычислительный блок включает два 16 битных умножителя- аккумулятора (MAC), два 40 битных АЛУ, 4 видео АЛУ для обра- SP FP РТ Buffer DATA ARITHMETIC UNIT Рис. 5.2. Ядро процессоров Blackfin 57 Сигнальные микропроцессоры ботки видеосигналов и 40 битный кольцевой сдвигатель (КС). Каждый производит умножение 16xi6 за время одной инструкции. Два 40 разрядных АЛУ накапливают два 40 разрядных числа или четыре 16 битных. Данные представляются 8-, 16- или 32-битными операндами. Для разрядных данных реализуется алгоритм обработки RGB- пиксел. Также имеются специальные команды для обработки видеосигналов. Например, дискретное косинусное преобразование, суммирование абсолютных значений разностей, алгоритмы сжатия видеосигналов MPEG2, MPEG4, JPEG. С вычислителем связан файл регистров R0-R7. Устройство управления программой состоит из устройства контроля следования команд (Sequencer), выравнивателя задержек (Align), декодера и кольцевого буфера (Loop Buffer), регистра указателя стека SP , устройства защиты файлов (FP) и указателей адресов Р0-Р5. Характеристики процессоров Характеристики BF 531 B F 5 3 3 BF535 Производительность, МГц 350 600 300 DM, Кбайт 72 148 36 + 256 унифицированы РМ, Кбайт 36 256 16 Стоимость, долл. 8 20 30-45 Разрядность процессоров 16 бит. Технология 0,18 мкм. Корпус RFGA 260, питание ядра 0,7 В, вход/выход - 1,2/3,3 В. Области применения процессоров Blackfin: биометрические системы бытовые аудиосистемы терминалы электронной почты модемы • Интернет-применение; игровое и обучающее оборудование 58 Глава 5. Процессоры ADSP Blackfin и ADSP SHARC система глобального местоопределения; . информационные системы, . широкополосная передача данных. Возможна реализация алгоритмов MPEG-4, Windows Media. Подключение линеек видеокодеров/декодеров формата ITU-R656. Высокоскоростные АЦП/ЦАП до 65 MSPS (миллионов отсчетов в секунду. Архитектура включает три вида операций пользователя, супервизора и эмуляции. Архитектура оптимизирована под компилятор Си. Analog Devices разработала новую версию отладки программного обеспечения Visual DSP ++3.1 для BF. 5.2. Процессоры с плавающей точкой ADSP SHARC [1] Аббревиатура SHARC означает супергарвардская архитектура. Название «супергарвардская» связано с наличием мощного шинного переключателя. Укрупненная схема процессоров представлена на рис. 5.3. В состав процессора входит две двухпортовые памяти, ядро, процессор ввода/вывода, шинный переключатель, и порт шины мультипроцессорной системы. К процессорам SHARC относятся серии ADSP2106*, ADSP 21160 и Tiger SHARC ADSP TS101S (все с плавающей точкой. Рис. 5.3. Процессоры семейства SHARC 59 Сигнальные микропроцессоры На рис. 5.4 представлена схема процессора ADSP2106*. В состав процессора входят две двухпортовых памяти, процессорное ядро, процессор ввода/вывода ми обмена данными и порт шины мультипроцессорной системы для подключения стандартных интерфейсов и шинный переключатель. К основным характеристикам процессора относятся t„ = 25 не , F T = 40 МГц. Число разрядов т = 32. Память 2*4 Мбит (65). Для разных модификаций 2*2 Мбит (62); 2*0,5 Мбит (60). Технология КМОП, 0,3 мкм. Корпус 240 отводов. Питание 5 В, 3,3 В. Стоимость до 10 долл. (минимальная. Применяются в радиомодемах, для сотовой связи, для мультимедиа, в базовых станциях и для радиолокации и радионавигации и др. В отличие от процессора ADSP2181 нет шины результата, но имеется общий файл регистров. В программе указывается какие регистры используются, например, приумножении и т. д. Все вычислители связаны между собой, поэтому необходимости в шине результата нет. Имеется КЭШ память, ускоряющая обмен командами. Шинный переключатель коммутирует шины команд и данных Управляющий порт осуществляет обмен данными и командами и адресами через стандартные интерфейсы. Процессор вход/выход I/O управляет работой порта ПДП, последовательных портов и линков. Имеется шесть портов - линков по 40 Мбит/с, всего 240 Мбит/с для организации многопроцессорных систем. Одновременно может производиться одно умножение, одно сложение, чтение из памяти, обновление х адресов ячеек, вычитание. Активизируются последовательные порты, затем порты-линки, в блоке ПДП обновляются 2 адреса ячеек памяти. Адресация регистровая адресация, прямая адресация, косвенная адресация, непосредственная адресация. Могут быть 3 формата данных целочисленные, беззнаковые, знаковые и с плавающей точкой. 60 Рис. 5.4. Схема процессора ADSP 2106* Сигнальные микропроцессоры Sequencer Программный # Буфер алгоритмов ветвления ЕР Интерфейс внешней тины 7S. ГЩП I Линки м Ml МО Память Память / V V \ W 7 Integer ALU КАЛУ целотнс- v^j л?иных операндов Compute Block Y Compute Block X Internal Bus <=3 С Внутренний 'арбитр Блок отладки Регистровый файл А Кр АЛУ Регистровый файл А Кр Умножитель Регистровый файл А N •Ч • Устройст- во сдвига Рис 5.5. Схема процессора Tiger SHARC Следующий в семействе процессоров - ADSP 21160 (2000 г. Отличие - 2 вычислительных блока в ядре, 2 файла регистров, 2 АЛУ, 2 умножителя, 2 сдвигателя. Вычислители работают параллельно, что существенно повышает производительность. Тактовая частота F T = 100 Мгц, производительность Пне, питание 2,5 В 3,3 В. Третий тип процессоров SHARC - ADSP TS 101S (Tiger SHARC) - соответствует архитектуре SIMD. Производительность (пиковая) для 32 битных алгоритмов 500 МАСС, для 16 битных 2000 ММ АСС. Тактовая частота этого процессора 250 МГц. Память 6 Мбит (3 блока по 2 Мбит, каждая 64Кх32). Имеется два вычислительных блока, работающих параллельно, для чего формируется длинная команда. Структурная схема процессора показана на рис. 5.5. 62 Глава 5. Процессоры ADSP Blackfin и ADSP SHARC АЛУ производят стандартные арифметические операции с фиксированной и плавающей точкой. Умножители реализуют операцию. Сдвигатели 64 бит осуществляют логические и арифметические сдвиги, обработку битовых полей и операцию распаковки. Имеются два АЛУ для вычисления адресов и устройство управления программой. Три таймера вырабатывают сигналы прерываний. Через порт JTAG производится тестирование и эмуляция ЦСП. Три блока памяти МОМ хранят данные и команды. Соответственно, имеется три шины данных МО DATA, M l DATA и М DATA побит. Обращение ко всем блокам памяти занимает один такт. Имеется HOST интерфейс связи между внутренними шинами ЦСП и внешними. Имеется три шины адресов. Процессор выполняет суперскалярные операции для телекоммуникаций. Примеры реализации типовых устройств при 32 разрядах комплекное БПФ при N = 1024 выполняется за 39,34 мкс, на один отвод КИХ фильтра - 2,2 не. Турбокодер при скорости передачи данных 384 Кбит/с требует 51 MIPS, декодер Витерби - 0,86 MIPS, вычислитель корреляции по комплексной выборке - 0,27 MIPS. Периферия процессора состоит из процессора вход/выход, включающего контроллер порта ПДП контроллер порта линков (4 линк- порта) и внешнего порта, включающего мультипроцессорный интерфейс, хост-интерфейс, входные и выходные буферные памяти FIFO, выходной буфер и устройство выбора каналов (cluster bus arbiter). Контрольные вопросы 1. Каковы особенности структуры процессора Blackfin фирмы Analog Devices? 2. Что входит в состав периферии процессора 3. Какие узлы входят в ядро ЦСП Blackfin? 4. Перечислите основные характеристики процессора Blackfin. 5. Перечислите области применения процессора Blackfin. 6. В чем идея супергарвардской архитектуры 7. Каковы основные особенности процессоров ADSP SHARC? 8. Перечислите характеристики процессоров SHARC. 9. Поясните структурную схему процессора Tiger SHARC. 10. В чем разница процессоров ADSP 21060 и ADSP 21160? 11. Каковы функции процессора вход/выход 1/0? 12. Каковы области применения процессоров ADSP 21160 и ADSP TS101S? 13. Поясните различия процессоров ADSP 21060 и ADSP TS101S. 14. Поясните особенности памяти процессоров SHARC. 15. Для чего нужны порты-линки? 63 Глава 6. Цифровые процессоры ими кр окон тролле р ы фирмы. Классификация и особенности процессоров Motorola [A3] Процессоры классифицируются по числу разрядов на 16 разрядные и 24 разрядные с фиксированной точкой и 32 разрядные с плавающей точкой, как показано на рис. 6.1. На рисунке также приведены обозначения ЦСП. К особенностям процессоров можно отнести 1. Наиболее распространенные процессоры имеют 24 разряда, за счет чего увеличены точность вычислений и динамический диапазон, что существенно при применениях. 2. Имеются две памяти данных и память программ, что позволяет вызывать сразу два операнда и не занимать память программ данными. 3. В состав вычислителя входят два аккумулятора, что существенно при обработке сигналов квадратурных составляющих в системах подвижной связи. 4. Разрядность адресов 16 бита данных 24. 5. За один командный цикл производятся выборка двух операндов, две параллельных пересылки и выполнение вычисления, в последних модификациях одновременно делаются два вычисления. 6. Циклы DO реализуются аппаратно. 561XX 560ХХ 960ХХ 566ХХ 563ХХ 568ХХ Рис. 6.1. Классификация сигнальных процессоров фирмы Motorola 64 Глава 6. Процессоры и микроконтроллеры фирмы Motorola 7. Модульная, бит-реверсная и косвенная адресация. 8. В ряде модификаций в памяти процессора записана таблица синусов. 9. Глобальная шина данных GDB для связи с периферией и загрузки формирователей адресов. 10. В составе ЦСП имеется управляющий HOST (ХОСТ) порт. 6.2. Процессор DSP 56300 DSP 56300 относится к семейству 24 разрядных процессоров с фиксированной точкой. Структурная схема DSP 56300 представлена на рис. 6.2. В состав ЦСП входят ядро, две памяти данных X и У, память программ и периферия, соединенные рядом шин адресов данных ХАВ, YAB и программ РАВ, шин данных XDB, YDB, GDB и команд, объединенные во внутреннюю шину данных. Имеются две внешние шины адресов и данных, управляемых шинными переключателями, позволяющими подключить внешние Шины к любой из внутренних. Периферия включает • HOST порт для работы с управляющим микроконтроллером. Два последовательных порта - синхронный и асинхронный. Два таймера. Устройство связи (логика шины) с контроллером МС, переключатели внешней шины адреса и данных и устройство управления шинами. Кроме того, имеются генератор тактовых импульсов, контроллер прерываний, устройство контроля выполнения программы. Для связи с управляющим микроконтроллером в процессоре имеется HOST порт. Схема HOST порта процессора приведена на рис. 6.3. Возможны три типа пересылок данных 1. Из процессора через интерфейс. 2. Извне в процессор. 3. Из шины МК - в коммутатор управления процессором. Особенность интерфейса - двойная буферизация (скорость обмена в два раза выше, так как имеются 2 регистра, соединенные последовательно. 65 On ON 1» из и Хост порт Последо- вательньш порт 0 Последовательный порт Таймер Т Таймер Т PC Формпрва- тель адресов X Внутренняя шина данных Память данных X УАВ ХАВ РАВ IGDB PDB XDB YDB 16 16 16 24 .24 ГТИ Контроллер прерываний 24 24 Управление программой Память данных Y Генератор адреса программы АЛУ MAC сдвнгатель 2 акк. ^ Прерывания Память программ Управление МС 6800 Внутреняя птнна адресов Управление шин Внешняя шина данных 16 10 24 Рис. 6.2. Структурная схема процессора Глава 6. Процессоры и микроконтроллеры фирмы Motorola ьг X 2 Рис. 6.3. HOST порт процессора Характеристики процессора 1. Производительность 40 MIPS. 2. Длительность цикла 25 не, F x = 40 МГц. 3. Памяти данных X, Y состоят из RAM 2,5 Кх24 р и ROM 8Кх24 р. Память программ состоит из RAM 0,5x24 р и 64 Кх24 р и ROM 37 Кх24. 4. Технология 0,65 мкм (в настоящее время 0,25 мкм. 5. Питание 5 В и 2,5 В. Есть режим малого потребления. 6. Корпус содержит 208 выводов. Области применения процессора подвижная связь, системы Радиодоступа, обработка речи, цифровое вещание, телеметрия, видеоконференции, проводные модемы и факс-модемы, в том числе и стандарта V34, разработанного фирмой. 67 Сигнальные микропроцессоры 6.3. Ядро процессора Ядро процессора включает вычислитель, формирователь адресов и устройство управления программой. Вычислитель процессора Вычислитель включает 24 разрядные входные регистры (основные и теневые, используются первые или вторые, как указано в программе, в которые записываются операнды с шин XBD, YDB, вычислительные узлы умножитель, внутренний 56 разрядный аккумулятор с сумматором, 56 разрядный сдвигатель, логическое устройство, устройство округления и масштабирования, два аккумулятора Аи В, куда помещаются результаты, узел сдвига и ограничения результата при переполнении аккумуляторов и сдвигатель, находящийся вцепи обратной связи. На рис. 6.4. представлена схема вычислителя. Формирователи адресов (Address generator unit) В состав процессора входят два формирователя адресов. Каждый включает АЛУ (где вычисляются адреса) и 3 набора 16 раз- Рис. 6.4. Вычислитель процессора 68 Глава 6. Процессоры и микроконтроллеры фирмы Motorola GDB Рис. 6.5. Формирователь адресов процессора рядных регистров N,M,R Назначение вычисление одновременно двух адресов либо данных, либо команд и отправку их через мультиплексор на две шины из трех ХАВ, УАВ и РАВ. Начальная загрузка идет с глобальной шины данных GDB (ввод начальных адресов, задание длины цикла, задание приращения номеру следующего адреса и др. R - адресные регистры. М - регистры модификаторы определяют линейную, циклическую или бит-реверсную адресацию. N - регистры смещения. 2 16 = 65356 - адресное пространство. Адресация линейная, циклическая и бит-реверсная. АЛУ состоит из х сумматоров. Смещения - к содержимому регистра R n добавляет или вычитает, то есть производит линейную адресацию. Сумматора, который производит сравнение по модулю - при циклической адресации. Сумматора с обратным переносом обеспечивает перестановку бит адресов в обратном порядке для реализации БПФ. Устройство программного управления (PCU) PCU (Program Control Unit) производит конвейерную обработку команд. Организация цикла. Обращение к подпрограммам. Обслуживание прерываний. 69 Сигнальные микропроцессоры Рис. 6.6. Генератор адреса команды В состав устройства управления входят Генератор адреса команд (PAG). Контроллер декодирования (PDC). Контроллер прерываний (PIC). На рис. 6.6. показана схема генератора адреса команды. Счетчик циклов (LC), регистр начального адреса (LA). Программный счетчик (PC). Регистр состояния. (SR). Регистр режима обработки (OMR). Системный стек поддерживает до семи циклов (SS). Регистр состояния стека (SP). PCU - блок контроля программ, который управляет пятью состояниями процессора - нормальным - прерываниями - сбросом - ожиданием - остановкой. Обработка команд вюочает три фазы - выборка - декодирование - выполнение. При выборке вызывается команда по заданному адресу и отправка ее по назначению. Далее производится декодирование команды и третья фаза - определение места операндов и выполнение. |