Архитектура ЭВМ_3. Архитектура эвм
 Скачать 1.96 Mb.
|
|
Архитектура ЭВМ ИУ6 1 VIII. Организация памяти ЭВМ Памятью ЭВМ называется совокупность устройств, служащих для запоминания, хранения и выдачи информации. Характеристики памяти ЭВМ: - Назначение. - Информационная емкость. - Информационная емкость читаемого слова. - Способ доступа. - Быстродействие. - Физический способ хранения информации Архитектура ЭВМ ИУ6 Классификация запоминающих устройств по способу доступа. - Адресные ЗУ Постоянные ЗУ, ПЗУ (ROM) ЗУ c произвольным доступом (Ассоциативные ЗУ - Последовательные ЗУ Полностью ассоциативные ЗУ Ассоциативные ЗУ с прямым размещением Наборно-ассоциативные ЗУ FIFO LIFO Файловые Циклические Архитектура ЭВМ ИУ6 Классификация запоминающих устройств по назначению. Б ы ст род ей ст ви е Е м кость СОЗУВнешняя память Управляющая память Регистровая память Буферная память Оперативная память Местная память контроллеров ЭВМ Процессор Архитектура ЭВМ ИУ6 Латентность при обращении к подсистеме памяти Архитектура ЭВМ ИУ6 Обобщенная схема адресного ЗУ Шина адреса Р ег ист рад ре са Запоминающий массив Блок адресной выборки Блок управления памятью Блок усилителей записи Блок усилителей считывания Р ег ист р данных Шина данных Запись Чтение П ри ня ть адрес Принять данные Выдать данные на ШД Операция 0 N-1 K-1 Архитектура ЭВМ ИУ6 Обобщенная схема ассоциативного ЗУ Запоминающий массив Регистр ассоциативного признака Входная шина данных Регистр маски Регистр информации Б л ок управления Комбинационная сх ем а Р ег ист р со впадения Схема подсчета Выходная шина данных a0 a1 a2 0 K N-1 Принять А П П ри ня ть М Принять АП Принять С Принять ШВХ Принять ЗМ Выдать на ШВЫХ Выдать в ЗМ Архитектура ЭВМ ИУ6 Обобщенная схема последовательного ЗУ Стек (память типа Адресное запоминающее устройство Шина данных Адрес Операция Счетчик адреса свободной ячейки Операция Полон/Пуст Архитектура ЭВМ ИУ6 Буфер (память типа Адресное запоминающее устройство Шина данных Адрес Операция Операция Блок управления памятью Адрес первой Адрес последней (Запись (Чтение) Полон/Пуст Архитектура ЭВМ ИУ6 Адресные запоминающие устройства МПЗУ (ППЗУ (PROM) РПЗУ-УФ (EPROM) ОПРПЗУ-УФ (EPROM-OTP) РПЗУ-ЭС (Использующие кучность адресов Не использующие кучность адресов DRAM EDO DRAM BEDO DRAM SDRAM DDR Постоянные ЗУ, ПЗУ (ROM) ЗУ c произвольным доступом (Динамические ЗУПД (Статические ЗУПД (SRAM) Асинхронные Синхронные Архитектура ЭВМ ИУ6 Организация запоминающих массивов адресных ЗУ DC ЗЯ ЗЯ ЗЯ ЗЯ БУС A CS A[1..n] n Слово данных CS Структура ЗМ типа Количество выходов дешифратора равно количеству слов в памяти (Структура применима только для малоразмерных ЗУ Архитектура ЭВМ ИУ6 Структура ЗМ типа 3D DCx ЗЯ ЗЯ ЗЯ ЗЯ БУС A CS n/2 1 бит n/2 A[1..n/2] A[n/2+1..n] 1 DCx A CS n/2 CS DCy n/2 A[1..n/2] A[n/2..n] БУС 1 БУС 1 ЗM[1] БУС 1 ЗM[0] ЗM[k-1] Сл ово Адрес делится на две части (двухкоординатная выборка). Количество выходов дешифраторов 2 n/2 +2 n/2 Архитектура ЭВМ ИУ6 Структура ЗМ типа Слово позволяют выбрать один из разрядов каждом из запоминающих массивов - Размеры массивов близки к оптимальным. - Количество линий записи/считывания минимально Архитектура ЭВМ ИУ6 Расслоение памяти ЗМ[0] Слово DC Банка A[1..n-1] ЗМ[1] ЗМ[2] ЗМ[3] Буфер A[2..n-1] A[0..1] Блочное разделение адреса ЗМ[0] Слово DC Банка A[0..n-1] ЗМ[1] ЗМ[2] ЗМ[3] Буфер A[0..n-3] A[n-2,n-1] Циклическое разделение адреса Номер банка определяется младшей частью адреса Номер банка определяется старшей частью адреса Архитектура ЭВМ ИУ6 14 Блочно-циклическое разделение адреса Банк Банк [i-1] ЗМ [1] 1 3 5 … n ЗМ [0] 0 2 4 … n-1 Блочно-циклический способ обеспечивает возможность пакетной передачи и ускоряет доступ при кучности адресов 0 3 4 10 11 12 24 13 25 31 Смещение в пакете (16 байт) Младшая часть номера столбца Старшая часть номера столбца Номер строки Номер банка Пример разделения адреса в SDRAM (PIII) Архитектура ЭВМ ИУ6 Статические ЗУ с произвольной выборкой (Запоминающая ячейка статической памяти Усилитель считывания Еп T3 T5 T6 T1 T2 T4 RS- триггер Линия выборки Линия считывания/ записи Линия считывания/ записи Архитектура ЭВМ ИУ6 Линия выборки Линия выборки 1 RS- триггер Линия выборки 1 RS- триггер Линия выборки Запоминающая ячейка с двухкоординатной выборкой Запоминающая ячейка двухпортовой выборкой Архитектура ЭВМ ИУ6 Микросхема статической памяти DC адреса столбца Матрица ЗЭ 512 х 512 Матрица ЗЭ 512 х 512 Матрица ЗЭ 512 х 512 Матрица ЗЭ 512 х 512 1 1 1 БУС БУЗ 1 2 3 адреса строки Архитектура ЭВМ ИУ6 Диаграмма работы статической памяти Считанные данные Адрес слова Записываемые данные Адрес слова td ta Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 Динамические ЗУ с произвольной выборкой (DRAM) Сз Линия выборки Линия считывания При выборке строки все з подключаются к линиям считывания. После считывания необходимо произвести обратную запись информации регенерацию для обращения по произвольным адресам, RLDRAM DRAM, оптимизированные для обращения по последовательным адресам FPM DRAM, EDO DRAM, BEDO DRAM, SDRAM, DDR SDRAM, RDRAM Архитектура ЭВМ ИУ6 Процесс считывания в Линия выборки Линия считывания Сз Сл Усилитель считывания Uп/2 Заряд линии Сз << Сл dU dU Uп/2 Чтение Чтение 1 Откратие транзистора Архитектура ЭВМ ИУ6 Принцип действия усилителя-регенератора Усилитель регенератор Uп/2 Заряд линий ЗЭ ЗЭ ЗЭ ЗЭ Еп T5 T6 T1 T2 Усилитель-регенератор Линия Линия Подготовка Архитектура ЭВМ ИУ6 Микросхема динамической памяти Регистр адреса Буфер строки и контроллер регенерации Буфер столбца Схема выбора банка Декодер строки Декодер строки Банк Банк Банк Банк Усилители- регенераторы Выход ной б уф ер В хо дно й б уф ер Схема управления латентностью и длиной пакета Регистр программирования Регистр управления CKE CS WE Сигналы управления Архитектура ЭВМ ИУ6 Функциональные возможности SDRAM памяти: - Многобанковая огранизация. - Командный режим работы. - Команды пакетного чтения/записи. - Использование чередования банков при последовательном увеличении адресов. Команды пакетного чтения/записи с авто-подзарядом. - Возможность останова чтения/записи по режиму регенерации. - Возможность останова чтения/записи по новому запросу чтения/записи. - Управление маскированием шины данных по сигналу Минимальное время (1 CLK) между последовательными командами. - Команда PrechargeAll. - CAS латентность 2 и 3 Длина пакета 1,2 и 4 слова. - Команда само-регенерации. - Режим энергосбережения. Декодер Усилитель Буфер Архитектура ЭВМ ИУ6 Диаграмма работы DRAM памяти – RAS to CAS Delay. t CAC – CAS Delay. t RP – RAS Адрес строки Адрес столбца RAS CAS A D WE Адрес строки Адрес столбца Данные Данные Чтение Запись Архитектура ЭВМ ИУ6 Контроллер динамической памяти G T1 C D Разр. CTR +1 R C D DRAM RAS D CAS A WE OE MUX 0 1 A & & 1 T2 C D Запр. R CTR +1 R C D & DO/DI HOLD HLDA A 0 Запрос регенерациии Сигнал синхронисации Адрес строки при регенерации Регенерация завершена Архитектура ЭВМ ИУ6 Диаграмма работы FPM DRAM памяти Адрес строки Адрес столбца RAS CAS, OE A D WE Адрес столбца Данные Чтение Данные t' +t CAC Архитектура ЭВМ ИУ6 Диаграмма работы BEDO DRAM памяти Адрес строки Адрес столбца RAS CAS, OE A D WE Данные Чтение t RP Данные Данные Данные t' +t CAC Архитектура ЭВМ ИУ6 Диаграмма работы SDRAM памяти Данные t RCD t CL Чтение Данные Данные Данные t' +t CAC Пакет Адрес строки Адрес столбца Архитектура ЭВМ ИУ6 Диаграмма работы DDR SDRAM памяти Активация строки Чтение RAS CAS A D WE t RCD t CL C Адрес строки Адрес столбца 2 3 0 DQS CL=2 Архитектура ЭВМ ИУ6 Способы повышения производительности RAM - Синхронизация. - Конвейеризация. - Пакетный режим обмена. - Ускорение реверса шины. - Чередование банков при обращении по последовательным адресам. - Удвоение скорости. Регистр DDR Архитектура ЭВМ ИУ6 Диаграмма состояний УА DDR ПРИМЕР Архитектура ЭВМ ИУ6 Контроллер Очередь запросов к памяти Планировщик запросов ADR_IN[31..0] DATA_IN[127..0] CMD[2..0] CMD_VLD Контроллер банка Контроллер банка Контроллер банка Контроллер банка 3 ADR_IN[1 .. 0] BANK[1 .. Автомат состояния банка Счетчики таймингов Автомат состояния банка Счетчики таймингов Автомат состояния банка Счетчики таймингов Автомат состояния банка Счетчики таймингов COLUMN[12..0] ROW[12..0] DATA_IN[127..0] CMD[2..0] CMD_VLD BANK[1..0] CS1 CS0 CS2 CS3 Б л око б работки запросов блок Менеджер синхронизации .. 0] Архитектура ЭВМ ИУ6 Сравнение EDO RAM, SDRAM, DDR ПРИМЕР Архитектура ЭВМ ИУ6 Сравнение DDR и память память Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 Постоянные запоминающие устройства МПЗУ (ППЗУ (PROM) РПЗУ-УФ (EPROM) ОПРПЗУ-УФ (EPROM-OTP) РПЗУ-ЭС (Преимущества ROM по сравнению Аппаратная простота. - Высокая плотность размещения ЗЭ. - Энергонезависимость. - Большое быстродействие Архитектура ЭВМ ИУ6 Структура ПЗУ (Шина адреса Р ег ис тр адреса Запоминающий массив Д еш иф ра тор адреса Регистр данных Шина данных Архитектура ЭВМ ИУ6 58 МПЗУ ЗЭ на диодах ЗЭ на МОП транзисторах ППЗУ ППЗУ с пережигаемым p- n переходом ППЗУ с плавкими перемычками Архитектура ЭВМ ИУ6 59 РПЗУ-УФ, ОПРРПЗУ-УФ (EPROM, EPROM-OTP) p+ p+ Подложка Канал Затвор Сток Исток МНОП транзистор n Si 3 N 4 РПЗУ-ЭС (EEPROM), FLASH p+ p+ Подложка Канал Затвор Сток Исток МОП транзистор с плавающим затвором Плавающий затвор Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 ПРИМЕР Архитектура ЭВМ ИУ6 Методы повышение надежности ЗУ Контроль почетности нечетностиPч d 0 d 1 d 2 d 3 d 4 d 5 d 6 d 7 , н P ч Пример: D = 10010100, количество единиц = ч d 0 d 1 d 2 d 3 d 4 d 5 d 6 d 7 = 1, н ч - операция сложения по модулю При чтении новое P’ сравнивается P и если P’ P = 1, то обнаружена ошибка Архитектура ЭВМ ИУ6 Код Хэмминга P ’ A =1, P ’ B =0,P ’ C =0 => Нарушен информационный бит Исходные данные Ошибочные данные 1 1 1 1 Контрольные разряды Информационные разряды 1 0 1 1 Контрольные разряды Информационные разряды Архитектура ЭВМ ИУ6 Результат проверок по коду Хэмминга - синдром = {p 1 p’ 1 , p 2 p’ 2 , p 3 Код Хэмминга позволяет обнаружить и исправить единичную ошибку и обнаружить двойную. - Если S = 0, то ошибок не обнаружено. - Если в синдроме одна единица, то ошибка водном корректирующем разряде (не исправляется). - Если в синдроме несколько единиц, то он указывает на ошибочный информационный разряд. - При добавлении общего контрольного разряда ( P = d0 d1 d2 d3 p0 p1 p2 ) можно обнаружить двойную ошибку (не исправляется Архитектура ЭВМ ИУ6 Пример для х разрядных информационных слов Корректирующие разряды размещены в позициях 2 i и контролируют разряды с двоичным номером, содержащим 2 i p0 = d0 d1 d3, p1 = d0 d2 d3, p2 = d1 d2 d3 P d3 d2 d1 p2 d0 p1 p0 8 7 6 5 4 3 Исходное слово 0 1 0 1 1 0 1 8 7 6 5 4 3 2 Ошибочное слово 0 1 0 1 0 0 1 8 7 6 5 4 3 2 1 p0 = d0 d1 d3 = 1, p1 = d0 d2 d3 = 0, p2 = d1 d2 d3 = 1 p ’0 = d0 d1 d3 = 0, p ’1 = d0 d2 d3 = 1, p ’2 = d1 d2 d3 = 1 C индром: S = {p 2 p’ 2 , p 1 p’ 1 , p 0 p’ 0 } = 011 2 = 3 10 Архитектура ЭВМ ИУ6 Принципы построения кэш-памяти Кэш-память – ассоциативное ЗУ, позволяющее сгладить разрыв в производительности процессора и оперативной памяти. Выборка из кэш-памяти осуществляется по физическому адресу ОП. Процессор Контроллер кэш Кэш Оперативная память Hit Эффективность кэш-памяти зависит от Емкости кэш-памяти. - Размера строки. - Способа отображения ОП в кэш. - Алгоритма замещения информации в кэш. - Алгоритма согласования ОП и кэш. - Числа уровней кэш. Архитектура ЭВМ ИУ6 Емкость кэш-памяти Емкость кэш-памяти В ер оя тн ость промаха Размер линейки В ер оя тн ость промаха Размер линейки Способы отображения ОП в кэш: - Произвольная загрузка. - Прямое размещение. - Наборно-ассоциативный способ отображения Архитектура ЭВМ ИУ6 Произвольная загрузка (Fully associated cache memory, FACM). Адрес Данные Адрес Данные - - Адрес Данные - - Адрес Данные Адрес Данные Данные Данные - Данные - Данные Данные КЭШ ОП - Данные Данные Тег Смещение CMP Блок Тег CMP Блок Тег 1 Hit Адрес строки определяется из условия формирования наиболее представительной выборки Прямое размещение. Адрес строки однозначно определяется по тегу (i = t mod k). 1 Данные 0 Данные - - - - - - 2 Данные 1 Данные КЭШ Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные 0 1 2 ОП 0 Тег Строка Смещение k-1 0 n-1 0 k-1 0 n-1 … 0 K-1 2 n - 1 2 k - 1 2 k - 1 81 Наборно-ассоциативная кэш-память (Set associated cache memory) Данные - - - - Данные Данные КЭШ Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные Данные 0 ОП 0 0 - - - - 2 3 3 - - - - 1 2 Данные - - - - Данные Данные Данные Данные Данные Данные Данные Данные Данные 3 n-1 2 n -1 2 k -1 Тег Смещение CMP Блок Тег 1 Набор DC Блок Тег CMP Блок Тег Блок Тег Hit Hit[0] Hit[k] Hit[0] Hit[k] Банк Банк Набор Набор k-1 k-1 n-1 Набор 2 k -1 Архитектура ЭВМ ИУ6 Алгоритмы замещения - Замещение немодифицированных данных. - Рандомизированный алгоритм. - Замещение наименее используемого (Least Recently Used, Метод сквозной записи (Write Метод сквозной записи с буферизацией (Write Метод обратной записи (Write Согласование ОП и кэш Протокол Признак несогласованных данных. - Признак согласованных данных. Shared - Признак согласованных данных в ВС. Invalid - Признак отсутствия данных - http://lwn.net/Articles/252125/ Архитектура ЭВМ ИУ6 Разделение кэш-памяти Процессор Контроллер кэш L1 Кэш Оперативная память Hit Контроллер кэш L2 Кэш L2 Hit - Кэш L1 дублирует L2 (inclusive). - Кэш L1 дополняет L2 (Доступ к массивам данным по случайным адресам — 2^13 байт — 2^21 байт Архитектура ЭВМ ИУ6 Виртуальная память Механизм виртуализации адресного пространства позволяет: - Увеличить объем адресуемой памяти. - Использовать физическую память различного объема. - Возложить на аппаратную составляющую механизмы доступа к ВЗУ - Сгладить разрыв в производительности ОП и ВЗУ. - Ускоряет доступ к данным по последовательным адресам. - Способствует реализации защиты памяти. Виртуальные системы строятся потрем принципам: - Системы с блоками различного размера (сегментная организация). - Системы с блоками одинакового размера (страничная организация). - Смешанные системы (сегментно-страничная организация Архитектура ЭВМ ИУ6 Страничная организация ЦП MMU КЭШ ОП ВП Виртуальный адрес Физический адрес (попадение) Адрес Данные Физический адрес (промах) Программа отображается в память равными блоками – страницами. Преобразование логического адреса в физический осуществляется с помощью таблицы страниц. Преобразование логического адреса в физический реализуется в устройстве управления памятью (Memory Manage Unit), который определяет, находится ли страница в физической памяти (попадение). Архитектура ЭВМ ИУ6 Схема страничного преобразования Номер страницы Смещение Логический адрес Адрес таблицы страниц Базовый регистр таблицы страниц + Номер физ. страницы V Таблица страниц M A + ОП V=1 V=0 Прерывание V - признак присутствия страницы в физ. памяти - признак использования страницы - признак модификации - признак права доступа. Номер физ. страницы V Структура TLB R M Номер лог. страницы Архитектура ЭВМ ИУ6 Сегментная организация Сегмент Смещение Логический адрес Адрес таблицы сегментов Базовый регистр таблицы сегментов + Физ. адрес сегмента V Таблица сегментов M A + ОП V=1 V=0 Прерывание Длина Программа отображается в память блоками различного размера сегментами. Преобразование логического адреса в физический осуществляется с помощью таблицы сегментов Архитектура ЭВМ ИУ6 88 Сегментно-страничная организация памяти Сегмент Смещение Логический адрес Адрес таблицы сегментов Базовый регистр таблицы сегментов + Таблица сегментов + ОП Номер физ. страницы V Таблица страниц сегмента M Адреса таблиц страниц Страница + Программа отображается в память блоками различного размера сегментами, каждый из которых целое число страниц. Преобразование логического адреса в физический осуществляется с помощью таблицы сегментов и таблицы страниц сегмента Архитектура ЭВМ ИУ6 Исследование расслоения динамической памяти. Код профилируемой программы на языке C. // ВЫДЕЛЕНИЕ ПАМЯТИ p = (int*)_malloc64(Param_[3]); // АДРЕС КРАТЕН 64 for (int pg_size = Param_[2]; pg_size <= Param_[1]; pg_size += Param_[2]) { Start_Count (); // Начало замера времени int x = 0; for (int b = 0; b < pg_size; b += Param_[2]) for (int a = b; a < Param_[3]; a += pg_size) x += *(int *) (int(p) + a); Finish_Count();// Конец замера времени Архитектура ЭВМ ИУ6 Сравнение эффективности ссылочных и векторных структур Архитектура ЭВМ ИУ6 Исследование эффективности предвыборки в TLB Архитектура ЭВМ ИУ6 Использование оптимизирующих структур данных |