Лекции по ВМСС. Конспект лекций по курсу "Электронные вычислительные машины, системы и сети"

• Название: Конспект лекций по курсу "Электронные вычислительные машины, системы и сети"
• Дата: 14.02.2022
• Размер: 3.89 Mb.
• Имя файла: Лекции по ВМСС.doc
• Тип: Конспект; #361333
• страница: 15 из 24

ЗАКЛЮЧЕНИЕ
Мы рассмотрели структуру процессора 80286 и формат команд. В следующей лекции мы обратимся к самим командам.

Процессор 80286, работающий в реальном режиме, практически анало­гичен микропроцессору 8086, поэтому литературные источники по микро­процессору 8086 относятся и к процессору 80286.
Центральный процессор
При разработке структуры блока ЦП возникают задачи разделения (демультиплексирования) шины адреса/данных (ШАД), буферирования шин адреса (ША) и шин данных (ШД), а также формирования системных управляющих сигналов для блоков памяти и внешних устройств.

Первая задача решается с помощью ИС К1810ИР82/83, выполняющих функции адресной защелки. Так как сигнал ВНЕ формируется в том же интервале времени, что и адресные сигналы, то его также необходимо зафиксировать в защелке. Поэтому изображенные на рис. 4 два 8-битовых регистра К1810ИР82 обеспечивают запоминание 15 разрядов адреса. Для доступа к па­мяти максимальной емкостью 1 Мбайт необходимо подключить еще один ре­гистр, на который подаются оставшиеся старшие разряды AD15, A19/S 6 — A16/S3.

Вторая задача решается с помощью двунаправленных 8-битовых шинных формирователей К1810ВА86/87, которые усиливают сигналы системной шины данных.

Третья задача может быть решена с помощью комбинационных логических схем, которые формируют требуемые управляющие сигналы на основе сигналов RD, WR и M/IO, вырабатываемых МП. Если в системе используется адресное пространство ввода — вывода, изолированное от пространства памяти, то целе­сообразно сформировать сигналы, аналогичные сигналам на выходах системно­го контроллера К580ВК28: MEMR, MEMW, IOR, IOW. Эти сигналы управляют запоминающими и внешними устройствами подобно тому, как это делается в системах, построенных на основе МП К580ВМ80. Роль формирователей сигналов могут выполнять элементы ИЛИ-НЕ (рис. 4) или дешифратор на три входа (например, К155ИД7). Если же в МПС ввод — вывод организован с отображением на память, то сигнал М/IO не используется и на ЗУ и ВУ пода­ются сигналы RD и WR после усиления.

Используемые усилители и формирователи должны обеспечивать три вы­ходных состояния, чтобы можно было организовать прямой доступ к памяти. В этом случае после перевода МП в состояние захвата эти усилители переходят в третье состояние по сигналу РМ (BUSEN), поступающему от контроллера ПДП. Если захват шин и обмен данными по ПДП не предусмотрен, то необхо­димость в таком переключении отпадает.



рис. 4 Схема ЦП на баз МП К1810ВМ86 в минимальном режиме
4. Назначение выводов МП


рис. 3 Условное графическое обозначение К1810ВМ86


Назначение выводов БИС зависит от режима работы МП . Восемь выводов имеет двойное обозначение, причем обозначения в скобках соответствуют максимальному режиму. В табл. 2 приведено назначение вы­водов МП, являющихся общими для обоих режимов, в табл. 3 - назначение выводов, используемых только в минимальном режиме, а в табл. 4 - исполь­зуемых только в максимальном режиме. Буквой z отмечены трехстабильные выходы, которые переводятся в третье (высокоомное) состояние при переходе МП в режим состояния захвата; в скобках приведены альтернативные обозна­чения выводов, встречающиеся в литературе.

Таблица 2

Обозначение	Назначение	Тип
A/D10-A/D15	Линии шины адреса/данных (ШАД)	выход (z)
А16/SА3	Линии адреса/состояния. В течение такта Т1 содержат старшие биты адреса при обращении к памяти или ВУ, в течение Т2,ТЗ, и Т4 - информацию о состоянии МП	Выход (z)
A17/SА4
A18/SА5
A19/SА6
ВНЕ/SА7	Разрешение старшего байта шины/состояние	Выход (z)
RD	Чтение, строб, указывающий на то, что МП выполняет цикл чтения	Выход (z)
RDY	Готовность, подтверждение того, что адресованное устройство готово к взаимодействию с МП при передаче данных	Вход
INT(INTR)	запрос прерывания, по которому МП переходит на подпрограмму обработки преры­вания, если имеется разрешение	вход
NMI	Немаскируемое прерывание, вызывает прерывание по фиксированному вектору (тип 2); не может быть запрещено внутренними средствами МП (программно)	вход
TEST	Входной сигнал, проверяемый командой WAIT, которая переводит МП в состояние ожидания, если TEST=1	Вход
С(CLK,CLC)	Тактовые импульсы, обеспечивающие синхронизацию работы МП	Вход
SR(RESET,CLR)	Сброс, заставляет МП немедленно прекратить выполняемые действия и затем возобновить выполнение программы сначала	Вход
MM/MX	Минимальный/максимальный, обеспечивает соответствующий режим работы МП	Вход

Таблица 3

Обозначение	Назначение	Тип
INTA	Подтверждение прерывания, стробирует чтение вектора(типа) прерывания	Выход
ALE(STB)	Разрешение регистра-защелки адреса, стробирует появление адресной информации в такте Т1 на ШАД	Выход
DEN(DE)	Разрешение данных, стробирует появление данных на шине адреса/данных	Выход (z)
DT/R (OP/IP)	Передача/прием данных, определяет направление пересылки данных по ШАД	Выход (z)
M/IO	Обращение к ЗУ или ВУ в данном цикле шины	Выход (z)
WR	Запись, строб, указывающий на то, что МП выполняет цикл записи	Выход (z)
HLD	Запрос захвата, указывает на то, что некоторое устройство запрашивает шины МП	Вход
HLDA	Подтверждение захвата, указывает на то, что МП перевел свои шины адреса/данных, адреса/состояния и управления в г-состоя­ние	Выход

Таблица 4

Обозначение	Назначение	Тип
SА2,SА1,SАO (ST2-STO)	Линии состояния, характеризуют тип выполняемого цикла; необходимы для выработки управляющего сигнала	Выход (z)
RQ/GTO RQ/GT1 RQ/E1	Запрос/предоставление, используется для обмена сигналами между процессорами в многопроцессорной системе, для управления процедурой использования шин	Вход/выход
LOCK	Блокировка (занятость) шины информирует другие процессоры и устройства о том, что они не должны запрашивать шину	выход
QS1,QSO	Состояние очереди, указывает состояние внутренней 6-бфйтовой очереди команд МП	Выход