Телекоммуникации и Информатика и вычислительная техника Ульяновск 2007 2
 Скачать 1.77 Mb.
|
|
3.6. Мультиплексоры Мультиплексоры обеспечивают коммутацию на выходе одного из нескольких информационных входных сигналов в соответствии с заданным кодом на управляющих входах. Условное графическое обозначение одного из вариантов мультиплексора представлено на рис. 3.12. В зависимости от комбинации сигналов управления Х, Х, Х он обеспечивает коммутацию одного из восьми информационных входных сигналов D 0 – D 7 на выход Y. Сигнал синхронизации V в данном случае имеет нулевое активное значение, разрешающее передачу информации с одного из входов на выход. Структурная формула, определяющая функционирование рассматриваемого восьмивходового мультиплексора, имеет вид D V X X X D V X X X D V X X X D V X X X D V X X X D V X X X D V X X X D V X X X Y 7 1 2 3 6 1 2 3 5 1 2 3 4 1 2 3 3 1 2 3 2 1 2 3 1 1 2 3 0 1 2 3 (3.2) 66 D 0 MS 8 / 1 Y D 1 D 2 D 3 D 4 D 5 D 6 D 7 Х 1 Х 2 Х 3 V Рис. 3.12. Условное графическое обозначение мультиплексора Мультиплексор можно реализовать с помощью ЛЭ заданного базиса. В его структуру можно ввести и более сложные цифровые устройства. Сопоставляя формулы) и (3.2), можно заметить, что для каждого входа D комбинации сигналов управления Х, Х, Х в мультиплексоре такие же, как ив дешифраторе. Следовательно, составной частью мультиплексора является дешифратор. Структурная схема одного из возможных вариантов мультиплексора с четырьмя информационными входами D 0 – D 3 приведена на рис. 3.13. DC 0 1 2 3 1 Рис. 3.13. Схема мультиплексора с четырьмя информационными входами 0 1 2 3 1 2 67 3.7. Демультиплексоры Демультиплексоры представляют собой цифровые устройства для коммутации информационного входного сигнала водном из нескольких выходов в соответствии с заданным кодом на управляющих входах. Иными словами, демультиплексоры решают задачи обратные мультиплексированию. Условное графическое обозначение демультиплексора с четырьмя информационными выходами представлено на рис. 3.14. Структурные формулы, определяющие формирование выходных сигналов такого демультиплексора, имеют вид D X X Y 1 2 0 ; D X X Y 1 2 1 ; D X X Y 1 2 2 ; D X X Y 1 2 3 (3.3) D X X DMS 1/4 Y Y Y Y Рис. 3.14. Условное графическое обозначение демультиплексора Точно такими же выражениями определяется формирование выходных сигналов дешифратора, использующего синхронизацию по входу D. Поэтому в качестве демультиплексора можно применять дешифратор, в котором информационный входной сигнал подан на вход синхронизации. Примером является реализация разрядного демультиплексора с нулевыми активными сигналами на основе рассмотренного выше сдвоенного дешифратора К155ИД4 (см. рис. 3.6, б. Если первый разряд D P подать на входа второй разряд D P – на вход V 3 , тов зависимости от комбинаций значений Х, Х, можно обеспечить коммутацию этого разрядного кода D P1 D P2 на любой из четырех выходов Y. На остальные входы синхронизации V 2 и можно подать постоянные значения (V 2 = 1, V 4 = 0), либо использовать их для организации синхронной передачи информации на выходы (рис. 3.15). 1 2 1 2 3 0 68 V V X X V V DC DMS D X X D y y y y y y y Рис. 3.15. Условное графическое обозначение демультиплексора на основе двух ИМС К155ИД4 3.8. Преобразователи кодов В большинстве случаев задача перекодирования информации решается с помощью специальных КУ-преобразователей кодов. Синтез заданного преобразователя сводится к минимизации и реализации в выбранном базисе стольких функций, сколько разрядов содержится в выходном коде. Аргументами этих функций являются разряды входного кода. При наличии избыточных наборов их используют для доопреде- ления и упрощения логической схемы. Синтез преобразователя кодов рассмотрим на примере преобразования двоич- но-десятичного кода в специальный семиразрядный код, необходимый для управления работой семиэлементного цифрового индикатора, схема включения которого показана на риса, а индикация цифр показана на рис. 3.16, б. Подсветка каждого из его элементов, образующих цифры от 0 до 9, производится подачей единичного сигнала на вход, соответствующий этому элементу. Сигналы поступают на цифровой индикатор с выхода преобразователя кодов (ПК). На входы преобразователя подаются логические сигналы четырехразрядных двоично-десятичных кодов. Задача заключается в синтезе такой логической схемы ПК, которая сформирует на индикаторе изображения цифр, соответствующих входным двоично-десятичным кодам. 1 2 3 4 1 2 P1 P2 Разряд Р 1 Разряд Р 1 2 0 1 2 3 0 1 2 3 «1» «0» 69 ПК Х Х Х Х F F F F F F F F F F F F F F а б Рис. 3.16. Структурная схема преобразователя кодов (аи индикация цифр на семисегментном индикаторе (б) Выходные логические переменные F 1 , ..., F 7 являются функциями входных переменных Х, ..., Х. Таблица истинности этих логических функций представлена в таблице 3.7. Единичные значения выходных переменных соответствуют элементам, подсвечиваемым при изображении цифры. Например, десятичная цифра 0 задается двоично- десятичным кодом 0000. При этом подсвечиваются все элементы, за исключением Цифра 7 задаемся кодом 0111, а подсвечиваются элементы F 2 , F 3 и F 4 . Логические функции в таблице 3.7 определены не полностью последние шесть кодовых комбинаций не соответствуют никаким десятичным цифрами являются запретными. Следуя изложенной выше методике, изобразим на рис. 3.17 карту Карно для логической функции F 1 Х 3 Х 4 00 01 11 10 Х 1 Х 2 00 1 0 0 0 01 1 1 0 1 11 1 1 1 1 10 1 1 1 1 4 3 3 2 4 2 Рис. 3.17. Структура карты Карно для функции F 1 1 2 3 4 1 2 3 4 5 6 7 1 6 2 7 5 3 4 70 Таблица 3.7 Цифрах 0 0 0 0 0 1 1 1 1 1 1 0 1 0 0 0 1 0 0 1 1 0 0 0 2 0 0 1 0 0 1 1 0 1 1 1 3 0 0 1 1 0 1 1 1 1 0 1 4 0 1 0 0 1 0 1 1 0 0 1 5 0 1 0 1 1 1 0 1 1 0 1 6 0 1 1 0 1 1 0 1 1 1 1 7 0 1 1 1 0 1 1 1 0 0 0 8 1 0 0 0 1 1 1 1 1 1 1 9 1 0 0 1 1 1 1 1 1 0 1 - 1 0 1 0 * * * * * * * - 1 0 1 1 * * * * * * * - 1 1 0 0 * * * * * * * - 1 1 0 1 * * * * * * * - 1 1 1 0 * * * * * * * - 1 1 1 1 * * * * * * * Ячейки, в которых функция не определена, отметим знаком * и доопределим их единицами. Покрытие содержит четыре прямоугольника. Следовательно, минимизированная ДНФ этой функции должна содержать четыре элементарных произведения, что и показано на этом же рисунке. 4 3 3 2 4 2 1 Аналогично, доопределив единицами все неопределенные значения функций и F 3 , получим для них наилучшие покрытия и минимальные дизъюнктивные формы, показанные на риса, б. 4 2 4 2 3 Х 4 3 4 3 2 При минимизации функции F 4 , представленной на рис. 3.19, ячейку с координатами доопределим нулем. Формула минимизированной функции при этом существенно упростится. 2 4 3 Х 71 Х 3 Х 4 Х 3 Х 4 00 01 11 10 00 01 11 10 Х 1 Х 2 00 1 0 1 1 Х 1 Х 2 00 1 1 1 1 01 0 1 1 1 01 1 0 1 0 11 1 1 1 1 11 1 1 1 1 10 1 1 1 1 10 1 1 1 1 4 2 4 2 3 1 Ха б Рис. 3.18. Структура карты Карно для функции F 2 (аи функции F 3 (б) Х 3 Х 4 00 01 11 10 Х 1 Х 2 00 1 1 1 0 01 1 1 1 1 11 1 1 1 1 10 1 1 1 0 Рис. 3.19. Структура карты Карно для функции Каждая из рассмотренных функций может быть реализована в томили ином элементном базисе. Например, на риса дана реализация функции F l в базисе элементов И, ИЛИ, НЕ, а на рис. 3.20, б — реализация этой же функции в базисе элементов И-НЕ. Соответствующая логическая формула легко устанавливается применением правила де Моргана 4 3 3 2 4 2 1 4 3 3 2 4 2 Аналогично реализуются и другие логические функции. 72 & & & 1 X X X X F 1 1 1 a & & & & & & & X X X б Рис. 3.20. Реализация функции F 1 в базисе И, ИЛИ, НЕ (а, реализация функции F 1 в базисе И-НЕ (б) 1 2 3 4 3 Х 4 Х 1 2 3 4 73 Контрольные вопросы 1. Реализовать устройство неравнозначности в базисе И-НЕ. 2. Какие функции выполняет одноразрядный двоичный сумматор 3. Какие существуют разновидности дешифраторов 4. Какие функции выполняют мультиплексоры 5. Найти выражения структурных формул для функций F 5 , F 6 , F 7 (п. 3.7). 6. Реализовать функции F 5 , F 6 , F 7 на ЛЭ в базисе И-НЕ. 74 4. ПОСЛЕДОВАТЕЛЬНОСТНЫЕ ЦИФРОВЫЕ УСТРОЙСТВА Цифровое устройство называется последовательностным, если его выходные сигналы Y зависят не только от текущих значений входных сигналов X, но и от последовательности значений входных сигналов, поступивших на входы в предшествующие моменты времени. В последовательностных устройствах (ПУ) предыстория поступления последовательности входных сигналов обязательно фиксируется с помощью специальных запоминающих элементов или элементов памяти, поэтому говорят, что ПУ обладает памятью. Элементы памяти помимо входных и выходных сигналов характеризуются состоянием, которое может изменяться в дискретные моменты времени под воздействием сигналов на его входе. Простейший элемент памяти может принимать одно из двух состояний, например, 0 или 1. Это состояние может сохраняться длительный период времени. К цифровым последовательностным устройствам относят триггеры, регистры, счетчики. Эти устройства называются также цифровыми автоматами, конечными автоматами или автоматами с памятью. 4.1. Триггеры. Общее определение Триггером называют устройство, которое может находиться неограниченно долгов одном из двух состояний устойчивого равновесия и переходить из одного состояния в другое под воздействием входного сигнала. Состояние триггера определяют по выходному сигналу. В нем может храниться либо 0, либо 1. Обычно триггер наряду с основным прямым выходом Q имеет еще инверсный выход Р, потенциал которого имеет значение, обратное (в информационном смысле) значению прямого выхода, те (если Q = l, то P = Q = 0). Состоянию триггера 1 соответствует на выходе Q высокий уровень сигнала (1), а на выходе Q низкий (0). Состоянию триггера соответствует на выходе Q низкий уровень сигнала (0), а на выходе Q высокий. Входы триггера подразделяются на информационные и вспомогательные управляющие. Сигналы, поступающие на информационные входы, управляют состоянием триггера. Сигналы на вспомогательных входах используются для предварительной установки триггера в требуемое состояние и синхронизации. 75 Вспомогательные входы могут использоваться ив качестве информационных. Число входов триггера зависит от его структуры и назначения. Информационные входы триггера принято обозначать буквами S, R, J, К, D, Та управляющие входы Си. Для триггера имеется стандартное обозначение (рис. 4.1). Здесь S и R являются информационными входами, Q и Q выходами, Т обозначает триггер. S R T Q Q о T Q Q Т о Рис. 4.1. Условное обозначение триггера Рис. 4.2. Условное обозначение Т-триггера Триггер на рис. 4.1 называют триггером или триггером с раздельным запуском. При раздельном запуске управляющие сигналы поступают на два входа триггера от двух источников сигнала. При поступлении управляющего сигнала на вход S установка) триггер устанавливается в состояние 1 те, а при поступлении управляющего сигнала на вход R (установка 0) триггер устанавливается в состояние. На рис. 4.2 представлен триггер с общим (счетным) входом или Т-триггер. При общем запуске управляющие сигналы поступают на один общий входи при этом триггер изменяет состояние от каждого сигнала, те. каждый входной сигнал должен изменить состояние триггера на противоположное. 4.2. Классификация триггеров Триггеры классифицируются по способу приема информации, по принципу построения, по функциональным возможностям. По способу приема информации триггеры подразделяются на асинхронные и синхронные. Асинхронные триггеры воспринимают информационные сигналы и реагируют на них в момент появления на входах триггера. Синхронные триггеры реагируют на информационные сигналы при наличии разрешающего сигнала на специальном управляющем входе С, называемом входом синхронизации. Синхронные триггеры подразделяются на триггеры со статическими динамическим управлением по входу С. Триггеры со статическим управлением 76 воспринимают информационные сигналы при подаче на С-вход уровня 1 (прямой С-вход) или 0 (инверсный С-вход). Триггеры с динамическим управлением воспринимают информационные сигналы при изменении сигнала на С-входе от 0 к 1 (прямой динамический С-вход) или от 1 к 0 (инверсный динамический С-вход). По принципу построения триггеры со статическим управлением можно разделить на одноступенчатые и двухступенчатые. Одноступенчатые триггеры характеризуются наличием одной ступени запоминания информации. В двухступенчатых триггерах имеется две ступени запоминания информации. Вначале информация записывается в первую ступень, а затем переписывается во вторую и появляется на выходе. По функциональным возможностям различаются а) триггер с раздельной установкой состояний 0 и 1 (триггер б) триггер с приемом информации по одному входу D (триггер или триггер задержки в) триггер со счетным входом Т (Т-триггер); г) универсальный триггер с информационными входами J и К (триггер. Триггеры характеризуются быстродействием, чувствительностью, потребляемой мощностью, помехоустойчивостью, функциональными возможностями. Быстродействие определяется максимальной частотой переключения состояний триггера и достигает тысяч мегагерц. Чувствительность триггера определяется наименьшим напряжением на входе (пороговым напряжением, при котором происходит переключение. Помехоустойчивость характеризует способность триггера нормально работать в условиях помех. Функциональные возможности триггера характеризуются числом входных сигналов. Для обозначения функциональных возможностей триггеров вин- тегральном исполнении используется следующая маркировка TP триггер ТВ триггер TM триггер. Для полного описания триггера достаточно задать его структурную схему из базовых логических элементов и закон функционирования. В качестве базовых логических элементов можно использовать элементы ИЛИ-НЕ, И-НЕ. Закон функционирования триггера может быть задан таблицей переходов, в которой входные сигналы в момент их изменения и состояние триггера обозначены индексом t, а после переключения – индексом t + 1. 77 4.3. Асинхронный триггер с прямыми входами Эти триггеры имеют два информационных входа R и S, используемые для установки соответственно 0 и 1, а также два выхода – прямой Q и инверсный Q . триггер может быть построен на двух логических элементах ИЛИ-НЕ, соединенных в контур (риса. Графическое обозначение приведено на рис. 4.3, б, закон функционирования описан в таблице 4.1. 1 1 R S Q Q o o S R T o Q Q а б Рис. 4.3. Схема триггера на элементах ИЛИ-НЕ (аи его условное графическое изображение (б) Таблица 4.1 Режим 0 0 0 0 Хранение 0 0 1 1 0 1 0 0 Установка 0 0 1 1 0 1 0 0 1 Установка 1 1 0 1 1 1 1 0 - Запрещено 1 1 1 - Как следует из таблицы, при комбинации сигналов S = 1, R = 0 триггер переходит в состояние 1 (Q t+1 = 1) независимо от предыдущего состояния Q t . При наборе сигналов S t = 0, R t = 1 триггер устанавливается в состояние 0 (Q t+1 = 0). Комбинация сигналов S t = 0, R t = 0 не изменяет состояния триггера. Набор сигналов S t = 1, R t = 1 78 является запрещенным, так как он приводит к нарушению работы триггера и неопределенности его состояния. В триггерах с прямыми входами управляющим воздействием обладают единичные уровни сигналов. Сигналы, которые приводят к переключению элемента, называют активными. Для элемента ИЛИ-НЕ, используемого для построения триггера, активным сигналом является уровень 1. Таблица состояний триггера в моменты t+1 может быть задана с помощью карты Карно (рис. 4.4). Используя карту Карно, можно построить минимальную булеву функцию для описания функционирования триггера Q t+1 = S t Q t R t S t R t 00 01 11 10 Q t 0 0 0 *1 1 1 1 0 *1 1 Рис. 4.4. Структура карты Карно Из полученного выражения видно, что триггер устанавливается в состояние 1 при воздействии входного уровня S = 1 либо остается в состоянии 1, если R = 0 и триггер был в состоянии Q = 1. 4.4. Асинхронный триггер с инверсными входами Триггеры такого типа строятся на логических элементах И-НЕ. В этом случае уровень 0 является активным входным сигналом, а уровень 1 пассивным. Информационные входы и соответствующие сигналы таких триггеров принято обозначать как инверсные ( S , R ). Схема триггера с инверсными входами приведена на риса, условное графическое изображение триггера дано на рис. 4.5, б. Закон функционирования триггера на элементах И-НЕ описывается в таблице, из которой следует, что комбинация S = R = 0 является запрещенной, 79 а набор S = R = 1 нейтральным. Следовательно, если нулевые сигналы на обоих триггерах на элементах ИЛИ-НЕ составляют нейтральную комбинацию, то для триггера на элементах И-НЕ они запрещены. Триггер переходит в состояние 1 при сигналах, а при сигналах S = 1, R = 0 переходит в состояние 0. o o R S Q Q & & S R T o o o Q Q а б Рис. 4.5. Схема триггера на элементах И-НЕ (аи его условное графическое изображение (б) Таблица 4.2 Режим 0 0 0 - Запрещено 0 0 1 - 0 1 0 1 Установка 1 0 1 1 1 1 0 0 0 Установка 0 1 0 1 0 1 1 0 0 Хранение 1 1 1 1 Быстродействие асинхронного триггера определяется задержкой установки его состояния t T , равной сумме задержек передачи сигнала через цепочку логических элементов t в каждом. В данном случае t T = 2t Зср |