Цифровая схемотехника (практикум). Учебное пособие предназначено для выполнения практикума по дис циплинам "Схемотехника электронных средств, "Схемотехника эвм, "Основы микроэлектроники для
 Скачать 0.86 Mb.
|
|
1.8 Определение статической передаточной характеристики (СПХ) логических элементов 1.8.1 Построение первым способом Для построения СПХ первым способом необходимо следующее обору- дование: - два цифровых вольтметра с входным сопротивлением не менее 1 мОм и пределом измерений от 0 до 15 В с точностью измерений не хуже 5 %; - лабораторный стенд со встроенным источником стабильного напряже- ния на +5 В с коэффициентом нестабильности не более 5 % и двухступенчатым потенциометром с температурной нестабильностью не более 5 %. Соберите схему эксперимента согласно рисунку 1.8. Вставьте сначала в сокет стенда микросхему, содержащую логический элемент (инвертор). 12 Рисунок 1.8 - Схема для измерения статической передаточной характери- стики Включите стенд. Для снятия прямой СПХ на вход микросхемы, с помо- щью потенциометров подавайте с малым приращением (примерно шагами 0,025-0,05 В) входное напряжение в диапазоне значений от 3 В до 1,2 В (диапа- зон напряжений, соответствующий порогу срабатывания логического элемен- та). Вольтметрами контролируйте входное и выходное напряжения при каждом изменении входного напряжения. Значения этих напряжений фиксируйте в таб- лице, а затем нарисуйте график СПХ, т.е. зависимость выходного напряжения как функции входного = ) ( вх вых U f U . Измерьте обратную СПХ, изменяя входное напряжение от 1,28 до 3 В. Используя СПХ, найдите входные и выходные логические уровни «0» и «1», порог срабатывания и коэффициент усиления инвертора в точках переги- бов СПХ и в точке порога срабатывания. Зафиксируйте результаты: а) порог срабатывания (Vп) логического элемента, который определяет- ся как точка пересечения прямой и обратной СПХ; б) статический коэффициент усиления, который определяется как про- изводная dV/dU в области порога срабатывания элемента, где V - выходное на- пряжение, а U - входное напряжение логического элемента. 1.8.2 Построение вторым способом Для автоматизированного визуального наблюдения СПХ необходимы: - осциллограф с полосой пропускания усилителя от 0 до 50 MHz; - генератор пилообразного напряжения с линейностью не хуже 5 % с рабочим диапазоном частот от 10 Hz до 10 кHz (встроен в стенд). Включите осциллограф и измерьте амплитуду и временные параметры импульсов генератора пилообразного напряжения стенда. Соберите схему эксперимента согласно рисунку 1.9. Вставьте сначала в сокет стенда микросхему, содержащую логический элемент (инвертор) и под- ключите выход пилообразного сигнала с генератора стенда: - к входу исследуемого инвертора (перемычкой); - к входу "Х" осциллографа для синхронизации горизонтальной раз- вертки осциллографа (с помощью кабеля). 13 Рисунок 1.9 - Схема для измерения статической передаточной характери- стики (способ 2) Выход инвертора необходимо кабелем подключить к входу Y усилителя вертикального отклонения осциллографа. Затем включите осциллограф в ре- жиме запуска развертки от входа X и установите точку луча по горизонтальной оси в левое положение, а по вертикальной оси по средней линии экрана. После этого переключателем установите чувствительность усилителя вертикального отклонения осциллографа (вход Y), равную 0,5 В/деление. Включите стенд, на экране осциллографа наблюдайте изображение СПХ. Масштабы по осям X и Y осциллографа будут зависеть от частоты раз- вертки, амплитуды пилообразного напряжения и установленной на панели ос- циллографа чувствительности по входу Y. Зная все эти величины, а также на- пряжение питания исследуемого инвертора можно установить истинный мас- штаб изображения СПХ и найти основные статические параметры логического элемента. 1.9 Определение постоянных времени, фронтов и длительности вход- ных и выходных логических сигналов 1.9.1 Соберите схему эксперимента согласно рисунку 1.10. 1.9.2 Подайте на вход элемента от встроенного в стенд генератора после- довательность прямоугольных импульсов. Измерьте осциллографом период следования, длительность, фронты нарастания и спада входных и выходных ло- гических сигналов. Зарисуйте осциллограммы входных и выходных сигналов и сравните их параметры. 1.9.3 Постоянные времени нарастания входных и выходных логических сигналов определите по осциллограмме выходных сигналов логического эле- мента по формулам: τ 01 =Vп/[dV/dt], τ 10 =(E-Vп)/[dV/dt], где: Vп - порог срабатывания элемента; E - амплитуда выходных сигналов. 14 Рисунок 1.10 - Схема для измерения постоянных времени 1.10 Определение среднего времени распространения логического сигнала 1.10.1 Определение среднего времени задержки распространения сигнала D осуществите, собрав схему рисунка 1.11. Для этого выберите микросхему, содержащую не мене 3 х логических элементов. Рисунок 1.11 - Схема измерения среднего времени задержки распростра- нения сигнала Устройство на 3 х логических элементах с обратной связью будет гене- рировать непрерывную последовательность логических сигналов с периодом Т и скажностью, равной 2, за счет фазового сдвига выходного сигнала схемы от- носительно входного, обусловленного временем задержки распространения сигнала и трехкратным переворотом фазы сигнала инверторами. Среднее время задержки распространения сигнала D одного элемента схемы рассчитывается по формуле: 3 2 / 2 ) ( 10 01 T t t D = + = , где: T- период генерируемых сигналов; t 01 - среднее время задержки одного логического элемента при переходе из состояния 0 в состояние 1; t 10 - среднее время задержки одного логического элемента при переходе из состояния 1 в состояние 0. 15 Примечание - Если полоса пропускания усилителя Y осциллографа меньше 50 мГц, то на экране осциллографа будет наблюдаться периодический сигнал, близкий по форме к гармоническому сигналу. 1.11 Содержание отчета Отчет должен быть выполнен в соответствии с СТП 101-00 и содержать: - описание принципиальных схем, принципа действия испытанных ло- гических элементов в объеме, достаточном для успешной защиты выполненно- го практикума; - схемы экспериментов, составленные в процессе подготовки и прове- дения работы; - результаты исследования логических элементов, которые тестирова- лись на стенде; - выводы к практикуму. 1.12 Условно-графические и буквенно-цифровые обозначения ло- гических элементов Рисунок 1.13 – Условно-графические и буквенно-цифровые обозначения логических микросхем 16 2 Практикум "Комбинационные логические схемы" Практикум предназначен для изучения принципов построения и работы комбинационных логических схем, выполненных по КМОП и TTL технологиям, изучение практических методов их анализа. В этот раздел практикума включены методики проверки в статическом режиме алгоритмов функционирования дешифраторов, мультиплексоров и сумматоров. 2.1 Дешифраторы Дешифраторы относятся к комбинационным схемам, которые предназначены для преобразования двоичного или двоично-десятичного кода в позиционный. Условное обозначение двоичного дешифратора показано на рисунке 2.1. Рисунок 2.1 – Условно-графическое обозначение двоичного дешифратора Данный дешифратор имеет четыре входа и 16 выходов. В зависимости от разрядности дешифрируемого кода и функциональных возможностей интегральных схем (ИС), имеющихся в распоряжении разработчика, дешифратор может быть выполнен на основе одноступенчатой (линейной) или многоступенчатой схем дешифрации. Линейные дешифраторы выполняются без какого-либо их логического преобразования прямой схемной реализацией выражения вида: 0 1 2 1 0 A A A A Y m − = , 0 1 2 1 1 A A A A Y m − = , 0 1 2 1 2 A A A A Y m − = , : 17 0 1 2 1 A A A A Y m n − = , где: n=2 m – число выходов; m – число разрядов входного кода. Таким образом, линейный дешифратор представляет собой 2 m независимых по выходам вентилей с m входами каждый. На рисунке 2.2 показана схема четырехвходового линейного дешифратора. Рисунок 2.2 – Функциональная схема 4 х входового линейного дешифратора Одноступенчатые дешифраторы эффективны, когда разрядность входного кода не превышает числа входов схемы И типового логического элемента ИС. Быстродействие линейного дешифратора наибольшее среди других типов дешифраторов и равно среднему времени задержки одного элемента τ ср. Одной из первых ИС линейных дешифраторов является схема SN7445 фирмы TEXAS (USA), показанная на рисунке 2.3. 18 Рисунок 2.3 – Функциональная схема линейного двоично-десятичного дешифратора SN7445 SN7445 - двоично-десятичный дешифратор, преобразующий двоично- десятичный код в позиционный десятиразрядный код. На рисунке 2.4 показана структурная схема построения прямоугольного дешифратора на 256 выходов. Прямоугольный или матричный дешифратор содержит первую ступень из нескольких линейных дешифраторов (ЛД), на каждом из которых дешифрируется группа разрядов входного слова. Количество (ЛД) определяется числом групп, на которое разбивается входное слово. Во второй ступени прямоугольного дешифратора осуществляется совпадение каждого с каждым выходных сигналов первых двух ЛД по матричной схеме на двухвходовых вентилях. В третьей ступени производится операция "И" выходных сигналов 2 ой ступени с незадействованными выходами 1 ой ступени также по матричной схеме на двухвходовых вентилях. Рисунок 2.4 – Структурная схема прямоугольного матричного дешифратора 19 При оптимальном разбиении входного слова общее число двухвходовых вентилей, необходимых для построения двухступенчатого матричного дешифратора равно: N ч = 2 m +2 (m/2)+1 – при четном (m+1), N н =2 m +2 (m-1)/2 +2 (m+1)/2 – при нечетном (m+1). Быстродействие матричных дешифраторов составляет величину равную не менее k ⋅τ ср. , где k ⋅- число ступеней дешифратора (k=m-1). Другой разновидностью многоступенчатых дешифраторов являются пирамидальные дешифраторы. Особенностью пирамидального дешифратора является применение во всех ступенях дешифрации двухвходовых вентилей с обязательным подключением выхода элемента i-й ступени ко входам только двух элементов (i+1)-й ступени. Число ступеней k - пирамидального шифратора на единицу меньше разрядности дешифрируемого числа. Число вентилей в каждой ступени определяется из выражения: 2 i+1 , где i - номер ступени. Общее количество вентилей на дешифратор равно: ∑ − = − + − = = Ν 1 1 1 2 1 ) 1 2 ( 2 2 m i m i На рисунке 2.5 показан пирамидальный дешифратор на 16 выходов. Рисунок 2.5 – Структурная схема пирамидального дешифратора Пирамидальные дешифраторы значительно уступают по быстродействию линейным дешифраторам, т.к. время задержки равно: τ з = τ ср. (m-1). 20 2.2 Мультиплексоры Мультиплексоры - это комбинационные устройства, предназначенные для коммутации одного из нескольких источников логических сигналов к одной выходной шине. Обозначение мультиплексора приведено на рисунке 2.6. Рисунок 2.6 – Условно - графическое обозначение мультиплексора Мультиплексор имеет 2 n входов для данных D, n управляющих (адресных) входов А (может также иметь входную логику для выбора кристалла), один выход Ym (вход стробирующего сигнала S ). Логическая схема мультиплексора показана на рисунке 2.7 и включает в себя дешифратор и коммутаторы сигналов, объединенные по выходам. Причем, объединение по выходам может осуществляться двумя способами: объединение с помощью многовходового логического элемента ИЛИ либо с помощью монтажного ИЛИ. В последнем случае большой интерес представляют КМОП- мультиплексоры, в которых роль коммутаторов выполняют двухнаправленные КМОП- ключи, как показано на рисунке 2.8. Такие ключи осуществляют двухстороннюю передачу не только логического сигнала, но и аналогового. Таким образом, КМОП - мультиплексор является одновременно и двухсторонним коммутатором аналоговых сигналов. Мультиплексоры, имеющие режим высокого выходного сопротивления (в частности КМОП - мультиплексоры) могут объединяться по выходам для подключения к общей шине без дополнительных согласующих элементов. Временные характеристики мультиплексоров задаются по трем трактам: вход адреса – выход, вход данных – выход, вход стробирующего сигнала – выход. Для большинства мультиплексоров быстродействие определяется задержкой равной τ = (1-2)τ ср.. 21 Рисунок 2.7 – Функциональная схема мультиплексора К155КП1 Рисунок 2.8 – Структурная схема мультиплексора с ключами на КМОП транзисторах 22 2.3 Сумматоры Сумматоры предназначены для выполнения арифметических и логических операций над числами, представленными в двоичном, двоично- десятичном и других кодах. Различают одноразрядные и многоразрядные, последовательные и параллельные сумматоры. В цифровых схемах применяются одноразрядные сумматоры на два (полусумматор) и на три входа (полный одноразрядный сумматор). Логические функции, реализуемые полусумматором: S=A+B, P=AB , где: S - сумма; A, B - входы слагаемых; P - выход разряда переноса. Логические функции, реализуемые полным сумматором: S=A+B+C, P=AB+AC+BC, где: С - вход переноса для подключения сигнала переноса с сумматора предыдущего разряда. Полные сумматоры можно объединять в параллельные многоразрядные сумматоры. На рисунке 2.9 приведена схема двухразрядного сумматора ИС типа SN7482. Рисунок 2.9 – Функциональная схема двухразрядного сумматора типа SN7482 23 Положительным свойством такой реализации является отсутствие инверсных входов, что позволяет на небольшом числе выводов ИС увеличить ее функциональную сложность. Задержка формирования суммы при этом равна 2 τ ср , где τ ср – среднее время задержки одного логического элемента. На рисунке 2.10 приведено обозначение полного четырехразрядного сумматора - ИС типа К155ИМ3. Рисунок 2.10 – Условно - графическое обозначение четырехразрядного сумматора К155ИМЗ 2.4 Контрольные вопросы 1 Дайте классификацию комбинационных схем. 2 Объясните отличительные особенности функционирования различных комбинационных схем. 3 Перечислите и опишите принципы построения дешифраторов, как на функциональном, так и на уровне логических элементов. 4 От чего зависят сложность и быстродействие дешифратора? 5 Перечислите и опишите принципы построения мультиплексоров на функциональном уровне. 6 От чего зависят функциональные возможности мультиплексоров? 7 Как производится подготовка стенда для выполнения практикума? 8 Каков порядок выполнения практикума? 9 Объясните принцип работы сумматора. 10 Как осуществляется синтез и анализ комбинационных схем? 11 Поясните, что такое состязания, как их можно выявить и устранить. 12 Объясните работу всех приведенных в описании практикума схем, их особенности. 13 Что представляет собой сумматор с ускоренным переносом? 24 2.5 Порядок выполнения практикума ВНИМАНИЕ! Соблюдайте правила техники безопасности при работе со стендом и приборами как с электрическими установками! Сетевое питание на стенд и питание на тестируемые схемы подавайте только после полного монтажа схемы и проверки монтажа преподавателем! Для выполнения практикума используется лабораторный стенд "Цифровая электроника" (описание см. в п. 1.6). При подготовке к практикуму в счет часов самостоятельной работы выполните следующее: а) получите от преподавателя вариант тестируемых микросхем на занятии, предшествующем данному практикуму (таблица 2.1); Таблица 2.1 – Типы тестируемых комбинационных ИС Вариант Типы тестируемых микросхем 1 К155ИД3, К155 КП5, К155 ИМ3 2 К155ИД4, К155КП1, К155ИМ3, К155КП2 3 К155ИД4, К155КП2, К155ИМ3, К155КП7 б) изучите по основной и дополнительной литературе, приведенной в настоящем пособии основы построения и принципы действия следующих комбинационных схем: дешифраторов и шифраторов, демультиплексоров и мультиплексоров, сумматоров и компараторов цифровых сигналов; в) проработайте методические указания к настоящему практикуму; г) начертите эскизы схем включения всех предложенных к проверке микросхем, используя приведенные в справочниках общепринятые для выполнения электрических схем обозначения комбинационных элементов, источников питания, общих шин, клемм и проводников (см. также п. 2.7). Для проверки функционирования микросхем разработайте схему, в которой для задания кодовых комбинаций на управляющие входы дешифратора и мультиплексора или для задания пары чисел на сумматор (или компаратор) используются выходы двух четырехразрядных счетчиков, а для контроля состояния выходных сигналов микросхем применяются светодиоды; д) составьте для всех схем таблицы, иллюстрирующие работу полного четырехразрядного сумматора, дешифратора, мультиплексора, компаратора для различных кодов входных сигналов (таблица 2.2). 25 Таблица 2.2 – Пример заполнения фрагмента таблицы, иллюстрирующей работу четырехразрядного сумматора Входные кодовые комбинации чисел Выходные коды суммы чисел C 0 A 4 A 3 A 2 A 1 B 4 B 3 B 2 B 1 C 4 S 4 S 3 S 2 S 1 Децималь- ный эквивалент суммы 1 0 1 1 0 0 0 0 1 При выполнении практикума в лабораторном классе: - представьте преподавателю заполненные таблицы, схемы включения и проверки функционирования, составленные при выполнении п.п. в), г), д), ответьте на контрольные вопросы и получите у преподавателя разрешение к проведению практикума; - вставьте в сокету стенда одну из испытуемых микросхем заданного варианта (таблица 2.1). С целью проверки алгоритма работы микросхемы проведите с помощью перемычек монтаж схемы, составленной при подготовке. Проверьте внимательно монтаж схемы и представьте его для проверки преподавателю или лаборанту. Обратите внимание, что на стенде младшие разряды левого счетчика расположены рядом с кнопкой «+1», а у правого счетчика рядом с кнопкой "Сброс"; - получите экспериментально таблицы, отражающие алгоритм работы тестируемой микросхемы, задавая поочередно на входы микросхемы выходные двоичные коды с двух счетчиков стенда и наблюдая отклики на выходе схемы с помощью светодиодов. Сравните экспериментальные таблицы истинности с составленными до проведения опыта. - измерьте мощность, потребляемую микросхемой; - демонтируйте схему, аккуратно сложите все проводники и компоненты и вместе со стендом и передайте лаборанту; - подготовьте отчет по практикуму и представьте его для защиты и получения зачета. - |