|
|
Структурная схема запоминающего устройства. 16 Кб разрядность шины данных 16 бита
Постановка задачи.
Представить структурную схему запоминающего устройства (ЗУ). Описать (разработать) функциональную схему запоминающего устройства (модуля памяти).
Схема должна содержать:
накопительный блок,
регистры адреса и данных,
блок местного управления, работающий по синхронному принципу.
По окончании работы БМУ должен выставить сигнал окончания работы.
Характеристики ЗУ:
объём памяти – 16 Кб
разрядность шины данных– 16 бита
запоминающий элемент – 1Кбх4
Решение.
Емкость основной памяти современных ЭВМ слишком велика, чтобы её можно было реализовать на базе единственной интегральной микросхемы (ИМС). Необходимость объединения нескольких ИМС ЗУ возникает также, когда разрядность ячеек в микросхеме ЗУ меньше разрядности слов ВМ.
Увеличение разрядности ЗУ реализуется за счёт объединения адресных входов объединяемых ИМС ЗУ. Информационные входы и выходы микросхем являются входами и выходами модуля ЗУ увеличенной разрядности.
1 Кб = 210 б = 210 (10 бит требуется для передачи кода адреса), соответственно количество разрядов адреса элемента ЗУ равняется 10 (с А0 по А9). Количество выходных разрядов данных D равно 4-м. Модуль обеспечивает параллельное считывание 4-битового байта данных.
Посчитаем количество строк и столбцов в запоминающей матрице.
Sqrt(210) = 25 = 32.
T.е количество строк равно 32, количество столбцов 32
Так как разрядность системной шины ОЗУ 16 бита, то в одном банке будет находиться 16/4 = 4 элементов ЗУ. Объём памяти равен 16 Кб, следовательно, количество таких банков будет равняться шестнадцати.
Входные адресные регистры.
В данной работе использованы 8-и битные входные регистры адреса. Количество разрядов адресов определяется так: элемент ЗУ – 1 Кб, объём памяти = 16 Кб => 214 х 8 = 214 х 23 = 2 14+3 = 217. Степень двойки и есть искомое число разрядов. Количество регистров равняется 3. В третьем регистре адреса А1 – А7 заземлены, так как не используются. Количество линий во внутренней шине адреса будет равно количеству разрядов адреса, так как данные регистры только принимают адрес и выдают его (без сдвига).
Входные и выходные регистры.
В одном банке находится 4 элемента ЗУ по 4 бит каждый. Системная шина 16-ти битная, на шину D поступают данные от всех элементов ЗУ. Значит, число выходных регистров, получающих данные с шины данных D, будет равняться 2-м, количество входных регистров будет тем же.
Для выбора одного из 16-ти банков данных необходимо три разряда адреса (с А15 по А17). Для этого в структурную схему ЗУ включён дешифратор, имеющий 3 входа и 8 выходов. Сформированные им сигналы подаются на вход CS. Сигнал W/R приходит от Центрального Процессора.
Подключение регистров адреса и регистров данных.
Основная выполняемая регистром функция заключается в хранении одного многоразрядного числа.
В зависимости от формы представления числа (параллельной или последовательной), используемой при его вводе в регистр, различают два типа регистров: параллельные и последовательные. В параллельный регистр предназначенный для хранения число подается одновременно всеми разрядами, т. е. в параллельной форме. В последовательный регистр-ввода числа производится путем последовательной во времени подачи цифр отдельных разрядов (обычно начиная с цифры младшего разряда), т. е. в последовательной форме.
Для нашего модуля вполне подойдет универсальный, восьмиразрядный, синхронный регистр сдвига - К155ИР13. Каждая операция продолжается в регистре не более 20 нc, поэтому он пригоден для обслуживания скоростных процессоров ЗУ и как буферный накопитель байта. Синхронную работу регистру обеспечивают специальные входы выбора режима SO и S1. Сочетания уровней на этих входах, позволяющие переводить регистр в режимы: хранения (на входах SO и S1 напряжение низкого уровня), параллельной загрузки (на этих входах напряжение высокого уровня), сдвига влево (Sl-в, SO-н) и сдвига вправо (Sl-н, SO-в).
Состоянием входов SO и S1 определяется также прием тактового перепада от входа С. На входы SO и S1 перепад от высокого уровня к низкому можно подавать, когда на входе С присутствует напряжение высокого уровня. При параллельной загрузке (Sl-в, S0-в) слово, подготовленное на входах D0-D7, появится на выходах Q0-Q7 после прихода последующего положительного перепада тактового импульса.
Для обнуления регистра (на выходах D0...D7 будет низкий уровень) необходимо на асинхронный вход сброса R подать низкий уровень напряжения в начале 6-ого такта (#TЗАП).
На рисунке показан регистр К155ИР13:
Описание запоминающего элемента 8Mx8
Основным запоминающим элементом хранящим информацию является конденсатор: «1» - когда конденсатор заряжен, а «0» - когда разряжен. Управление непосредственно зарядкой и разрядкой осуществляет транзистор.
Сигналы:
- RAS (Row Address Strobe) – это адрес строки.
- CAS (Column Address Strobe) – это адрес столбца.
Сначала на все входы подается сигнал RAS (Row Address Strobe) – это сигнал выборки строки (управляет выборкой строк). После этого, все данные из этой строки записываются в буфер. Затем на регистр подается сигнал CAS (Column Address Strobe) – это сигнал выборки столбца и происходит выбор бита с соответствующим адресом. Этот бит и подается на выход. Но во время считывания данные в ячейках считанной строки разрушаются и их необходимо перезаписать, взяв из буфера.
Запись. Подается сигнал WR (Write) и информация поступает на шину столбца не из регистра, а с информационного входа памяти через коммутатор, определенный адресом столбца. Таким образом, прохождение данных при записи определяется комбинацией сигналов адреса столбца и строки и разрешения записи данных в память. При записи данные из регистра строки на выход не поступают.
Разрядная матрица
Схема типичного DRAM-модуля с организацией 1Кх4
A0
A1
.
.
.
A10
A0-Ai – адреса
D0-Di – данные
Сигналы:
СS – configurable system on chip
S0, S1 – режим хранения (S0=S1=0), режим параллельной загрузки (S0=S1=1)
R – read (чтение)
R/W – read/write (чтение/запись)
OE – разрешение чтения (Output Enable)
WE – разрешение записи (Write Enable)
RAS – время с момента обращения к памяти до момента считывания данных (строк) 50 нс.
CAS – латентность. Это задержка времени в пакетах с момента получения адреса столбца до выдачи 1-го слова данных на шину.
Временная диаграмма блока местного управления
|
|
|
Скачать 1.23 Mb.