Архитектура ЭВМ и систем (конспект лекций). Конспект лекций

• Название: Конспект лекций
• Анкор: Архитектура ЭВМ и систем (конспект лекций).doc
• Дата: 24.04.2018
• Размер: 1.14 Mb.
• Имя файла: Архитектура ЭВМ и систем (конспект лекций).doc
• Тип: Конспект; #18468
• страница: 10 из 13

Направления развития суперскалярной архитектуры

Как уже отмечалось ранее, в суперскалярных процессорах предприни­мается попытка в рамках модели последовательных программ реализовать параллельное исполнение команд этих программ. После извлечения после­довательного потока команд между командами устанавливаются только действительно необходимые зависимости по данным. При этом сохраняет­ся достаточно информации о порядке следования команд в исходной про­грамме, чтобы сохранить их порядок при наступлении прерывания.

Типичный суперскалярный процессор выбирает команды и исследует их по мере выполнения. Исследование проводится с целью выявления и обработки команд перехода, идентификации типа команды для ее даль­нейшего направления на соответствующий исполнительный блок или в буфер памяти. Выполняются также некоторые действия для смягчения за­висимостей по данным, например переименование регистров. VLIW про­цессор возлагает на компилятор статическую реализацию тех функций, которые в суперскалярном процессоре выполняются динамически.

По крайней мере два обстоятельства ограничивают эффективность исполь­зования суперскалярных архитектур. Во-первых, есть ограничения на степень параллелизма на уровне команд, даже если применяется самая совершенная тех­ника суперскалярных вычислений. Первое ограничение проистекает из услов­ных переходов. Другое следует из того, что размер окна исполнения (число ак­тивных команд, могущих исполняться параллельно) ограничивает возможный присущий программе параллелизм, так как не рассматривается параллельное исполнение команд, находящихся на расстоянии, превышающем размер окна.



Структура суперскалярного микропроцессора
Во-вторых, сложность суперскалярного процессора возрастает как ко­личество параллельно исполняемых команд и даже быстрее.

Вероятнее всего, что пределом распараллеливания при суперскаляр­ной обработке является запуск одновременно на исполнение в каждом такте 7-8 команд.

Альтернатива суперскалярной обработке - длинное командное слово (VLIW). Использование этого метода предполагает задание в командном слове совокупности параллельно выполняемых команд. Подготовкой та­ких программ занимается компилятор.

Достоинства VLIW заключаются в следующем. Во-первых, компиля­тор может более эффектно исследовать зависимости между командами и выбирать параллельно исполняемые команды, чем это делает аппаратура суперскалярного процессора, ограниченная размером окна исполнения.

Во-вторых, VLIW процессор имеет более простое устройство управле­ния и потенциально может иметь более высокую тактовую частоту.

Однако у VLIW процессоров есть серьезный фактор, снижающий их производительность. Это команды ветвления, зависящие от данных, зна­чения которых становятся известны только в динамике вычислений. Окно исполнения VLIW-процессора, не может быть очень большим в виду от­сутствия у компилятора информации о зависимостях, формируемых дина­мически, в процессе выполнения. Этот недостаток препятствует возмож­ности переупорядочивания операций в VLIW процессоре. Например, ста­тически не может быть гарантировано правильное выполнение операции загрузки в вызываемой функции параллельно с операцией запоминания в вызывающей функции (особенно, если вызываемая функция определена динамически). Кроме того, VLIW реализация требует большого размера памяти имен, многовходовых регистровых файлов, большого числа пере­крестных связей. Возможен также останов, когда во время выполнения воз­никла ситуация, отличающаяся от состояния в момент генерации плана выполнения (например, во время выполнения произошло неудачное об­ращение в кэш).

Другим возможным подходом служит переход к мультипроцессорно­му исполнению, когда вводится несколько счетчиков команд. В этом слу­чае речь идет о распараллеливающих компиляторах с языков высокого уровня.

Таким образом, суперскалярные микропроцессоры являются лидирую­щим продуктом микроэлектроники, и их производительность постоянно растет, но при использовании этих процессоров необходимо тщательно исследовать архитектурные приемы получения высокой производитель­ности и проверять адекватность этих приемов проблемной области, для решения задач которой создается вычислительная система.

Дальнейшее повышение производительности микропроцессоров свя­зывается в настоящее время со статическим и динамическим анализом кода с целью выявления резервов параллелизма уровня отдельных команд и программных сегментов с использованием информации, предоставляемой компилятором языка высокого уровня Исследования в данном направле­нии привели к разработке мультискалярной архитектуры процессоров, которые являются дальнейшим развитием суперскалярной архитектуры

В настоящее время работы в данном направлении находятся на стадии теоретического исследования и имитационного моделирования, однако, по видимому, уже в скором времени следует ожидать появления первых микро­процессоров, в полной мере использующих все преимущества, предоставляе­мые мультискалярной архитектурой. Поэтому основные моменты, связанные с данной архитектурой, будут рассмотрены ниже достаточно подробно.
9.16. Принципы организации системы прерывания программ

Во время выполнения ЭВМ текущей программы внутри ма­шины и в связанной с ней внешней среде (например, в техноло­гическом процессе, управляемом ЭВМ) могут возникать события, требующие немедленной реакции на них со стороны машины.

Реакция состоит в том, что машина прерывает обработку текущей программы и переходит к выполнению некоторой другой программы, специально предназначенной для данного события. По завершении этой программы ЭВМ возвращается к выпол­нению прерванной программы.

Рассматриваемый процесс, называемый прерыванием про­грамм, поясняется на рис. 9.23. Принципиально важным являет­ся то, что моменты возникновения событий, требующих пре­рывания программ, заранее неизвестны и поэтому не могут быть учтены при программировании.

Каждое событие, требующее прерывания, сопровождается сигналом, оповещающим ЭВМ. Назовем эти сигналы запросами прерывания. Программу, затребованную запросом прерывания, назовем прерывающей программой, противопоставляя ее прерываемой программе, выполняв­шейся машиной до появления запроса.

З


Рис. 9.23. Прерывание программы
апросы на прерывания мо­гут возникать внутри самой ЭВМ и в ее внешней среде. К первым относятся, например, за­просы при возникновении в ЭВМ таких событий, как появление ошибки в работе ее аппаратуры, переполнение разрядной сетки, попытка деления на 0, выход из установленной для данной программы области памяти, за­требование периферийным уст­ройством операции ввода-выво­да, завершение операции ввода-вывода периферийным устройст­вом или возникновение при этой операции особой ситуации и др.. Хотя некоторые из указанных событий порождаются самой программой, моменты их появления, как правило, невозможно предусмотреть. Запросы во внешней среде могут возникать от других ЭВМ, от аварийных и некоторых других датчиков технологического процесса и т. п.

В сущности, запросы прерывания генерируются несколькими развивающимися параллельно во времени процессами, которые в некоторые моменты требуют вмешательства процессора. К этим процессам, в частности, относятся процесс выполнения самой программы, процесс контроля правильности работы ЭВМ, операции ввода-вывода, технологический процесс в управляемом машиной объекте и др.

Возможность прерывания программ - важное архитектурное свойство ЭВМ, позволяющее эффективно использовать производительность процессора при наличии нескольких протекающих параллельно во времени процессов, требующих в произвольные моменты времени управления и обслуживания со стороны процессора. В первую очередь это относится к органи­зации параллельной во времени работы процессора и перифе­рийных устройств машины, а также к использованию ЭВМ для управления в реальном времени технологическими процессами.

В некоторых машинах наряду или вместо прерывания с пере­ключением управления на другую программу используется при­митивное прерывание - так называемая приостановка, когда по соответствующему запросу приостанавливается выполнение программы и выполняется аппаратурными средствами некоторая процедура без изменения содержания счетчика команд, а по ее окончании продолжается выполнение приостановленной про­граммы.

Чтобы ЭВМ могла, не требуя больших усилии от программиста, реализовывать с высоким быстродействием прерывания про­грамм, машине необходимо придать соответствующие аппара­турные и программные средства, совокупность которых получила название системы прерывания программ или контроллера пре­рывания.

Основными функциями системы прерывания являются:

• 
  запоминание состояния прерываемой программы и осуществление перехода к прерывающей программе,
  
• 
  восстановление состояния прерванной программы и возврат к ней.
  

П


Рис. 924. Упрощенная временная диаграмма процесса прерывания
ри наличии нескольких источников запросов прерывания должен быть установлен определенный порядок (дисциплина) в обслуживании поступающих запросов. Другими словами, меж­ду запросами (и соответствующими прерывающими программа­ми) должны быть установлены приоритетные соотношения, оп­ределяющие, какой из нескольких поступивших запросов под­лежит обработке в первую очередь, и устанавливающие, имеет право или не имеет данный запрос (прерывающая программа) прерывать ту или иную программу. Приоритетный выбор запро­са для исполнения входит в процедуру перехода к прерывающей программе.

Характеристики системы прерывания. Для оценки эффективности систем прерывания могут быть использованы следующие характеристики.

Общее число запросов прерывания (входов в систему прерывания).

Время реакции - время между появлением запроса прерывания и началом выполнения прерывающей программы

На рис. 9.24 приведена упрощенная временная диаграмма процесса прерывания в предположении, что управление запоминанием состояния и возвратом возложено на саму прерывающую программу, которая в этом случае состоит из трех частей: подготовительной и заключительной, обеспечивающих переключение программ, и собственно прерывающей программы, выполняющей затребованную запросом работу.

Для одного и того же запроса задержки в исполнении прерывающей программы зависят от того, сколько программ со старшим приоритетом ждут обслуживания. Поэтому время реакции определяют для запроса с наивысшим приоритетом.

Время реакции зависит от того, в какой момент допустимо прерывание. Большей частью прерывание допускается после окончания текущей команды. В этом случае время реакции определяется в основном длительностью выполнения команды.

Это время реакции может оказаться недопустимо большим для ЭВМ, предназначенных для работы в реальном масштабе времени. В таких машинах часто допускается прерывание после любого такта выполнения команды. Однако при этом возрастает количество информации, подлежащей запоминанию и восста­новлению при переключении программ, так как в этом случае необходимо сохранять также и состояния в момент прерывания счетчика тактов, регистра кода операции и некоторых других. Поэтому такая организация прерывания возможна только в ма­шинах с быстродействующей сверхоперативной памятью.

И


Рис 9 25 Прерывание в системах с различной глубиной прерывания
меются ситуации, в которых желательно немедленное пре­рывание. Если аппаратура контроля обнаружила ошибку, то целесообразно сразу же прервать операцию, пока ошибка не оказала влияния на следующие такты работы машины.

Затраты времени на переключение программ (издержки прерывания) равны суммарному расходу времени на запоминание и восстановление состояния программы:

Глубина прерывания — максимальное число про­грамм, которые могут прерывать друг друга. Если после перехо­да к прерывающей программе и вплоть до ее окончания прием других запросов запрещается, то говорят, что система имеет глубину прерывания, равную 1. Глубина равна n, если допуска­ется последовательное прерывание до п программ. Глубина прерывания обычно совпадает с числом уровней приоритета в системе прерывании. На Рис. 9.25, а—в показано прерывание в системах с различной глубиной прерывания (предполагается, что приоритет каждого следующего запроса выше предыдуще­го). Системы с большим значением глубины прерывания обеспе­чивают более быструю реакцию на срочные запросы.

Если запрос окажется необслуженным к моменту прихода нового запроса от того же источника, то возникнет так называе­мое насыщение системы прерывания. В этом случае предыдущий запрос прерывания от данного источника будет машиной утра­чен, что недопустимо. Быстродействие ЭВМ, характеристики системы прерывания, число источников прерывания и частота возникновения запросов должны быть согласованы таким обра­зом, чтобы насыщение было невозможным.

Количество уровней прерывания. В ЭВМ число различных запросов прерывания может достигать нескольких десятков или сотен. В таких случаях часто запросы разделяют на отдельные классы или уровни.

Совокупность запросов, инициирующих одну и ту же прерывающую программу, образует класс или уровень прерывания (рис 926).

З


Рис. 9.26. Разделение запросов на классы прерывания

апросы всех источников прерывания поступают на регистр запросов прерывания РгЗП, устанавливая соответствующие его разряды (флажки) в состояние 1, указывающее на наличие запроса прерывания определенного источника. Запросы классов прерывания ЗПК₁ — ЗПК_k формируются элементами ИЛИ, объединяющими разряды РгЗП, относящиеся к соответствую­щим классам (уровням). Еще одна схема ИЛИ формирует общий сигнал прерывания ОСП, поступающий в устройство управления процессора. Значение сигнала ОСП определяется выражением



Информация о действительной причине прерывания, породившей запрос данного класса, содержится в коде прерывания, который отражает состояние разрядов РгЗП, относящихся к данному классу прерывания. После принятия запроса пре­рывания на исполнение и передачи управления прерывающей программе соответствующий триггер РгЗП сбрасывается. Объединение запросов в классы прерывания позволяет умень­шить объем аппаратуры, но связано с замедлением работы системы прерывания.

Организация перехода к. прерывающей программе. Приори­тетное обслуживание запросов прерывания. Назовем вектором прерывания вектор начального состояния прерывающей про­граммы. Вектор прерывания содержит всю необходимую инфор­мацию для перехода к прерывающей программе, в том числе ее начальный адрес. Каждому запросу (уровню) прерывания, а в ряде случаев, например в малых и микроЭВМ и микропро­цессорах, каждому периферийному устройству соответствует свой вектор прерывания, способный инициировать выполнение соответствующей прерывающей программы. Векторы прерыва­ния обычно находятся в специально выделенных фиксированных ячейках памяти.

Главное место в процедуре перехода к прерывающей про­грамме занимают передача из соответствующего регистра (ре­гистров) процессора в память (в частности, в стек) на сохране­ние текущего вектора состояния прерываемой программы (что­бы можно было вернуться к ее исполнению) и загрузка в регистр (регистры) процессора вектора прерывания прерывающей про­граммы, к которой при этом переходит управление процессором.

Процедура организации перехода к прерывающей программе включает в себя выделение из выставленных запросов такого, который имеет наибольший приоритет.

Различают абсолютный и, относительный приоритеты. За­прос, имеющий абсолютный приоритет, прерывает выполняемую программу и инициирует выполнение соответствующей прерыва­ющей программы. Запрос с относительным приоритетом являет­ся первым кандидатом на обслуживание после завершения вы­полнения текущей программы.

Если наиболее приоритетный из выставленных запросов пре­рывания не превосходит по уровню приоритета выполняемую процессором программу, то запрос прерывания игнорируется или его обслуживание откладывается до завершения выпол­нения текущей программы.

П


Рис 9.27. Способы опроса источников сигналов прерывания:

а -программный опрос, б -циклический (многотактный) опрос, в -цепочечный однотактный опрос («дейзи-цепочка»)

ростейший способ установления приоритетных соотноше­ний между запросами (уровнями) прерывания состоит в том, что приоритет определяется порядком присоединения линий сигна­лов запросов ко входам системы прерывания. При появлении нескольких запросов прерывания первым воспринимается за­прос, поступивший на вход с меньшим номером. В этом случае приоритет является жестко фиксированным. Изменить приоритетные соотношения можно лишь пересоединением линий сигналов запросов на входах системы прерывания.

Процедура прерывания с опросом источников (флажков) прерывания. При указанном способе задания приоритета между запросами каждому источнику запросов соответствует разряд (флажок) в регистре запросов прерывания (регистре флажков).

При наличии запроса или нескольких запросов прерывания формируется общий сигнал прерывания (ОСП) (как это, напри­мер, показано на рис. 9.26), инициирующий выполняемую спе­циальной программой или аппаратурой процедуру опроса ре­гистра прерывания (флажков) или просто линий сигналов пре­рывания для установления источника, выставившего запрос прерывания наибольшего приоритета. По существу, эта про­цедура состоит в определении местоположения крайней слева единицы (крайнего флажка) в регистре запросов прерывания.

На рис. 9.27 приведены различные способы реализации про­цедуры опроса источников сигналов прерывания. На рис 9.27, а показан процесс прерывания с программным опросом флажков прерывания (или, другими словами, опросом периферийных устройств, затребовавших передачу данных). Программный оп­рос источников прерываний занимает сравнительно много време­ни. Для уменьшения этого времени процедуру опроса реализуют аппаратурным путем.

Схема циклического опроса запросов (источников) прерыва­ний (рис. 9.27,6). Опрос k линий запросов прерывания (или разрядов регистра запросов прерывания) производится последо­вательно (циклически) с помощью n-разрядного счетчика (2ⁿ  k), на который с некоторой частотой поступают импульсы от генератора. Поиск приоритетного запроса прерывания начинает­ся со сброса счетчика и одновременно триггера Т в нулевое состояние, при этом импульсы генератора начинают поступать на вход счетчика. При помощи дешифратора и элементов И в каждом такте поиска проверяется наличие запроса пре­рывания, номер которого совпадает с кодом счетчика. Если на данном входе нет запроса прерывания, то после прибавления 1 к счетчику проверяется следующий по порядку вход. Если имеется запрос, триггер Т перебрасывается в 1, при этом в про­цессор посылается общий сигнал прерывания ОСП и прекраща­ется поступление импульсов на вход счетчика, т. е. завершается цикл просмотра входов системы прерывания. Содержимое счет­чика — код номера старшего по приоритету выставленного за­проса — используется для формирования начального адреса прерывающей программы. После передачи управления прерыва­ющей программе счетчик (и триггер Т) сбрасывается в 0, и про­цедура опроса запросов возобновляется, начиная с первого входа.

Циклический (последовательный) опрос входов системы пре­рывания в аппаратурном отношении сравнительно прост, однако время реакции и при этом методе все-таки велико, особенно при большом числе источников запросов. Поэтому во многих случа­ях, например в ряде микропроцессоров, предназначенных для использования при работе в реальном времени, применяют схе­мы, позволяющие определять номер выставленного запроса или уровня прерывания старшего приоритета за один такт.

Цепочечная однотактная схема определения приоритетного запроса («дейзи-цепочка») представлена на рис. 9.27, в. Как и в предыдущих случаях, приоритет запросов прерывания воз­растает с уменьшением их номера.

Процедура определения приоритетного запроса инициирует­ся сигналом Приоритет, поступающим на цепочку последова­тельно включенных схем И. При отсутствии запросов этот сиг­нал пройдет через цепочку и сигнал общего запроса прерывания не сформируется. Если среди выставленных запросов прерыва­ния наибольший приоритет имеет i-й запрос, то распространение сигнала Приоритет правее схемы И с номером i блокируется. На i-м выходе цепочечной схемы будет сигнал y_i = 1, на всех других 0. В процессор поступит общий сигнал прерывания, при этом шифратор по сигналу y_i = 1 сформирует код номера i-го запроса, принятого к обслуживанию. По сигналу процессора Подтвер­ждение прерывания (на рис. 9.27 не показан) этот код передается в процессор и используется для формирования начального адреса прерывающей программы.

Схемы, представленные на рис. 9.27, б и в, производят поиск крайней левой единицы в наборе сигналов прерывания и форми­руют код номера i запроса, удовлетворяющего условию



Векторное прерывание

Представленные на рис. 9.27 способы определения запроса с наибольшим приоритетом включают в себя так или иначе выполняемую процедуру опроса источников прерывания (входов системы прерывания). Эта процедура, даже если она выпол­няется аппаратурными средствами, требует сравнительно больших временных затрат.

Более гибким и динамичным является векторное прерывание, при котором исключается опрос источников прерывания (флаж­ков регистра прерывания).

Прерывание называется векторным, если источник прерыва­ния, выставляя запрос прерывания, посылает в процессор (вы­ставляет на шины интерфейса) код адреса в памяти своего вектора прерывания.

Отметим, что если прерывание на основе опроса источников прерываний всегда сопровождается переходом по одному и тому же адресу и инициирует одну и ту же прерывающую подпрог­рамму, которая после идентификации источника запроса и фор­мирования адреса начала соответствующей запросу прерываю­щей программы передает ей управление, то при векторном пре­рывании каждому запросу прерывания, или, другими словами, устройству — источнику прерывания, соответствует переход к начальному адресу соответствующей прерывающей програм­мы, задаваемому вектором прерывания.

Программно-управляемый приоритет прерывающих программ

Относительная степень важности программ, их частота по­вторения, относительная степень срочности в ходе вычислитель­ного процесса могут меняться, требуя установления новых прио­ритетных отношений. Поэтому во многих случаях приоритет между прерывающими программами не может быть зафиксиро­ван раз и навсегда. Необходимо иметь возможность изменять по мере надобности приоритетные соотношения программным пу­тем, другими словами, приоритет между прерывающими про­граммами должен быть динамичным, т. е. программно-управля­емым.

В ЭВМ широко применяются два способа реализации программно-управляемого приоритета прерывающих программ, в которых используются соответственно порог прерывания и маски прерывания.

Порог прерывания. Этот способ позволяет в ходе вычисли­тельного процесса программным путем изменять уровень прио­ритета процессора (а следовательно, и обрабатываемой в дан­ный момент на процессоре программы) относительно приорите­тов запросов источников прерывания (в основном периферийных устройств), другими словами, задавать порог прерывания, т. е. минимальный уровень приоритета запросов, которым разре­шается прерывать программу, идущую на процессоре.

Порог прерывания задается командой программы, устанав­ливающей в регистре порога прерывания код порога прерыва­ния. Специальная схема выделяет наиболее приоритетный за­прос прерывания, сравнивает его приоритет с порогом прерыва­ния и, если он оказывается выше порога, вырабатывает общий сигнал прерывания, и начинается процедура прерывания (рис 9.27,в).

В современных ЭВМ общего назначения наибольшее распро­странение получило программное управление приоритетом на основе маски прерывания (рис. 9.28).

М


Рис 9.28. Программно управляемый приоритет на основе маски прерывания
аска прерывания представляет собой двоичный код, разряды которого поставлены в соответствие запросам или классам прерывания. Маска загружается командой программы в регистр маски. Состояние 1 в данном разряде регистра маски разрешает, а состояние 0 запрещает (маскирует) прерывание текущей программы от соответствующего запроса. Таким образом, программа, изменяя маску в регистре маски, может устанавливать произвольные приоритетные соотношения между программами без перекоммутации линий, по которым поступают запросы прерывания. Каждая прерывающая программа может установить свою маску. При формировании маски 1 устанавливаются в разряды, соответствующие запросам (прерывающим программам) с более высоким, чем у данной программы, приоритетом.

Схемы И выделяют поступившие незамаскированные запро­сы прерывания, из которых специальная схема, аналогичная цепочечной схеме на' рис. 9.28, в, выделяет наиболее приоритет­ный и формирует код его номера i, удовлетворяющего условию




Рис. 9.29. Вектор состояния процессора в малых ЭВМ


С


Рис. 9.30. Схема цепей запросов и разрешений прерываний в малых и микроЭВМ с интерфейсом «Q-шина»: а — с позиционно-зависимым приоритетом; б - с позиционно-независимым приоритетом; ЗПi РПi - соответственно запрос и разрешение прерывания i-ro класса; ЗПД, РПД - соответственно запрос в разрешение прямого доступа к памяти.
замаскированным запросом в зависимости от причины прерывания поступают двояким образом: или он игнорируется, или запоминается, с тем чтобы осуществить затребованные дей­ствия, когда запрет будет снят. Например, если прерывание вызвано окончанием операции в периферийном устройстве, то его следует, как правило, запомнить, так как иначе ЭВМ оста­нется неосведомленной о том, что периферийное устройство освободилось. Прерывание, вызванное переполнением разрядной сетки при арифметической операции, следует при его маскирова­нии игнорировать, так как запоминание этого запроса может привести к тому, что он окажет действие на часть программы или другую программу, к которым это переполнение не относится.

9.17. Особенности систем прерывания малых ЭВМ

Во многих малых ЭВМ, микропроцессорах и построенных на микропроцессорах микроЭВМ реализованы многоуровневые векторные системы прерывания с порогом прерывания и с использованием стековой памяти в процедурах перехода к прерывающей программе и возврата к прерванной программе.

Векторная система прерывания в малых машинах СМ ЭВМ

Рассмотрим особенности системы прерывания малых и микроЭВМ, в которых используется интерфейс «Q-шина».

Запросы прерываний. Запросы внешних прерываний генери­руются периферийными устройствами, подсоединенными к ин­терфейсу «Q-шина». На рис. 9.30 представлены варианты схем присоединения периферийных устройств и процессора (схемы арбитража) к линиям сигналов запросов и разрешения пре­рывания и прямого доступа к памяти. Имеется четыре уровня приоритета запросов прерывания — с четвертого по седьмой (в порядке возрастания). Еще более высокий (восьмой) уровень приоритета имеют запросы прямого доступа к памяти. Каждый уровень обслуживает своя линия запросов прерывания ЗП_i„ к которой параллельно (по схеме ИЛИ) подсоединяются ПУ со­ответствующего уровня приоритета. Имеется одна линия для выдаваемого арбитром сигнала разрешения прерывания РП, проходящая последовательно через все ПУ с приоритетом от четвертого до седьмого. Кроме того, имеется отдельная линия для сигнала разрешения прямого доступа к памяти РПД, также проходящая последовательно через все ПУ, подключенные к линии запросов прямого доступа ЗПД.

При наличии одной линии разрешения прерывания для вы­деления устройства, которому разрешается прерывание, исполь­зуется цепочечный метод, при этом возможны два варианта схем прерывания с позиционно зависимым (рис 9 30, а) и с позиционно независимым приоритетом (рис 9.30,6). В позиционно-зависимой схеме устройства под­соединяются к процессору, точнее, к линии РП в порядке убыва­ния приоритета. Если это неудобно, может применяться позиционно-независимая схема, в которой благодаря дополнитель­ным связям при появлении ЗП на линиях более высокого приоритета выставившие ЗП устройства меньшего приоритета игнорируют сигнал разрешения прерывания и пропускают его на соседние устройства. Во второй схеме позиционность сохраня­ется только в отношении устройств, имеющих одинаковый прио­ритет. Из них преимущественное право на прерывание имеет устройство, расположенное электрически ближе к процессору.

Схема Арбитр из выставленных запросов выделяет запрос старшего уровня приоритета и сравнивает его уровень с приори­тетом процессора, т.е. с программно- устанавливаемым в регистре слова состояния процессора порогом прерывания (может принимать значения 4—7). Если уровень наиболее приоритетно­го из выставленных запросов прерывания превышает порог прерывания, арбитр (процессор) после завершения выполнения текущей команды выдает сигнал разрешения прерывания на линию РП. Этот сигнал поступает в первое по пути его прохож­дения выставившее запрос (и не заблокированное в схеме рис 9 30, б) устройство, которое прекращает дальнейшее рас­пространение сигнала РП.

Устройство, пославшее ЗП_i и получившее разрешение на прерывание, передает в процессор адрес соответствующего век­тора прерывания. Процессор, получив адрес вектора прерыва­ния, помещает в стек, т. е. в ячейки памяти, адресуемые указа­телем стека, два слова вектора состояния: сначала текущее слово состояния процессора (второе слово вектора состояния), затем первое слово — содержимое счетчика команд (продвину­тый адрес прерванной программы). Перед каждой передачей в стек значение указателя стека уменьшается на два.

Далее в счетчик команд из ячейки, хранящей первое слово вектора прерывания, передается начальный адрес прерывающей программы, а из следующей ячейки второе слово вектора пре­рывания заносится в регистр слова состояния процессора. В но­вом слове состояния процессора порог прерывания должен быть не меньше уровня приоритета принятого к обслуживанию запро­са, чтобы повторный запрос от этого источника прерывания не мог прервать выполняемую прерывающую программу. Управле­ние переходит к программе обработки прерывания, заданной вектором прерывания. Если эта программа использует общие регистры, то она начинается с передачи их содержимого в стеко­вую память с помощью команд передачи с автодекрементной прямой адресации по регистру указателя стека.

Возврат к прерванной программе осуществляет заключи­тельная часть прерывающей программы, в которой команды передачи данных с автоинкрементной прямой адресацией по указателю стека производят передачу из стека сохраненных в нем состояний общих регистров в соответствующие регистры. Последней командой прерывающей программы — командой «Возврат из прерываний»—.первое слово вектора состояния прерванной программы загружается из стека в счетчик команд, а второе слово — в регистр слова состояния процессора. Пере­дача каждого слова сопровождается увеличением УС на два. После этого восстанавливается выполнение прерванной про­граммы.

Имеются особенности в процедуре выполнения запросов пре­рываний ЗП8 (запросов прямого доступа к памяти). Их приори­тет всегда выше приоритета процессора. Поэтому в ответ на запрос ЗПД (ЗП8) сигнал разрешения РПД посылается не­медленно, даже если не завершено выполнение текущей ко­манды, и производится обмен данными между периферийным устройством и ОП без участия процессора.
9.19. Процедура выполнения команд. Рабочий цикл процессора

Функционирование процессора в основном состоит из по­вторяющихся рабочих циклов, каждый из которых соответствует выполнению одной команды программы. Завершив рабочий цикл для текущей команды, процессор переходит к выполнению рабо­чего цикла для следующей команды программы.

На рис. 9.34 представлена схема рабочего цикла процессора. Эта схема имеет до­статочно общий характер.



Рис. 9.34. Рабочий цикл процессора

На схеме показаны варианты рабочего цикла для четырех групп команд: 1) основных (осуществляющих арифметические, логические и пересылочные операции), 2) передачи управления, 3) ввода-вывода и 4) системных (устанавливающих состояние процессора, маску прерывания, слово состояния программы и др.).

Рабочий цикл начинается с распознавания состояния про­цессора. Устанавливается, какое из альтернативных состоя­ний — Счет или Ожидание — имеет место. Далее проверяется наличие незамаскированных прерываний.

В состоянии Ожидание никакие программы не выполняются. Процессор ждет прихода запроса прерывания, после чего управ­ление переходит к соответствующей прерывающей программе, переводящей процессор в состояние Счет.

В состоянии Счет при наличии незамаскированных прерыва­ний происходят выход из нормального рабочего цикла н переход к процедуре обработки запросов прерывания.

При отсутствии в состоянии Счет запросов прерывания по­следовательно выполняются этапы рабочего цикла: выборка очередной команды и определение по коду операции команды ее группы, подготовка операндов (формирование исполнительных адресов и выборка операндов из памяти), обработка операндов в АЛУ и запоминание результата.

На этапе выборки очередной команды образуется согласно естественному порядку адрес следующей за ней команды (про­двинутый адрес), при этом содержимое счетчика команд (со­ответствующего поля ССП) увеличивается на число, равное числу байт в очередной команде. В некоторых ЭВМ формирова­ние адреса следующей команды составляет отдельный этап, завершающий рабочий цикл.

В процессе выполнения заданной командой операции форми­руется признак результата операции, используемый командами условного перехода при организации ветвлений в программах.

Указанная выше последовательность этапов составляет ос­новной вариант рабочего цикла, реализуемый при выполнении основных команд.

При выполнении команд передачи управления проверяется заданное командой (например, ее полем маски) условие. Если условие не выполняется, то следующую команду указывает продвинутый адрес, ранее установленный в СчК (регистре ССП). Если условие выполняется или имеется один из вариантов ко­манды безусловного перехода, то адрес, задаваемый командой передачи управления, передается в СчК.

Команды ввода-вывода инициируют в канале операцию об­мена информацией между ядром ЭВМ (основной памятью) и периферийным устройством. Сама эта операция выполняется каналом под управлением его собственной. программы. Поэтому на долю процессора остается только процедура опроса состояний канала и периферийного устройства — свободны ли они для операции ввода-вывода. Если свобод­ны, процессор выдает в канал информацию, необходимую для начала операции ввода-вывода. В противном случае процессор переключается в состоянии Ожидание и ждет сигнала прерыва­ния от этого канала.

Системные команды осуществляют переключение состояния процессора (программы) путем загрузки нового ССП или его части. В частности, эти команды изменяют маски прерывания, устанавливают ключи памяти и ключи защиты в ССП, реализу­ют операции прямого управления.

9.20. Принцип совмещения операций академика С. А. Лебедева. Конвейер операций

Вернемся к схеме рабочего цикла (рис. 9.34) и рассмотрим совокупность этапов цикла для основных команд (основной вариант цикла). Если эти этапы выполняются последовательно во времени, то, суммируя обозначенные на рисунке продолжи­тельности отдельных этапов, получаем время цикла

t_посл = t₁ + t₂ + t₃ + t₄ + t₅

и производительность процессора, операций (команд)/с,

P_посл = 1 / t_посл = 1 / (t₁ + t₂ + t₃ + t₄ + t₅)

Во многих случаях последовательная процедура выполнения этапов цикла не обеспечивает требуемую производительность процессора.

Академик С. А. Лебедев в 1956 г. предложил повышать производительность, используя принцип совмещения во времени отдельных операций (этапов) рабочего цикла, и реализовал этот принцип в ЭВМ М-20 в форме параллельного выполнения во времени операции в АЛУ и выборки из памяти следующей ко­манды.

П

Рис. 9.35. Конвейер операций
усть рабочий цикл процессора состоит из k этапов, причем 1-й этап имеет продолжительность t_i, тогда при последователь­ном выполнении этапов продолжительность процедуры

(*)

и общая производительность процессора, операций/с,

.

Скорость работы машины может быть увеличена, если для выполнения каждого этапа иметь отдельный аппаратурный блок и соединить эти блоки в обрабатывающую линию — конвейер операций (в данном случае конвейер команд) так, чтобы резуль­тат выполнения в данном блоке некоторого этапа передавался для реализации очередного этапа на следующий блок, и т. д. (рис. 9.35).

Синхронный конвейер операций. Если конвейер работа­ет в принудительном темпе и для выполнения любого этапа выделено одно и то же время t_T, (такт конвейера), то такой кон­вейер называется синхронным.

Разбиение процедуры на этапы и выбор длительности такта производятся согласно условиям

t_T = max{t_i}, i = 1, …, k; (**)

t_i + t_i+1 > t_T, i = 1, …, k. (***)

причем в силу цикличности рабочего процесса в последнем неравенстве принимаем t_{k+ 1} = t₁.

Е


Рис. 9.36. Синхронный конвейер команд

сли для каких-либо смежных этапов второе условие не выполняется, то их следует объединить в один этап либо наибо­лее длинный этап разбить на несколько этапов. В последнем случае заново выбирается t_T и вновь проверяется условие (**).

На рис. 9.36 показана временная диаграмма выполнения команд на 5-позиционном синхронном конвейере. Одинаковыми символами помечены разные этапы рабочего цикла одной и той же команды.

После того как все позиции конвейера окажутся заполненными, параллельно во времени обрабатывается столько команд, сколько в конвейере обрабатывающих блоков (позиций).

Конвейер характеризуется коэффициентом совмещения операций, равным числу одновременно выполняемых этапов обработки информации.

Номинальная производительность синхронного конвейера при его полной загрузке



Найдем соотношение производительностей процессора при конвейерной обработке и при последовательном выполнении этапов рабочего цикла.

Из (*) и (**) имеем (****)

а из (*) и (***) получаем (*****)

Из (****) и (*****) получаем (******)
В действительности рост реальной производительности про­цессора окажется ниже из-за простоев (задержек) конвейера. В процедурах выполнения некоторых команд (например, команд пересылки данных) отдельные этапы общего рабочего цикла отсутствуют, и, следовательно, простаивают отдельные блоки конвейера. Для команды условного перехода по результату пре­дыдущей операции выборка следующей команды должна быть задержана (конвейер простаивает несколько тактов), пока не будет сформирован признак результата (формируется на более позднем этапе) предыдущей операции.

Если p_m — вероятность выборки команды, вызывающей за­держку конвейера на m тактов (m = 1, 2, ..., k), то действи­тельная производительность конвейера






Рис. 9.37. Структура управляю­щего устройства процессора: БВК. — блок выборки команд; БМП — блок местной памяти; БВД — блок выборки данных; БЦУ — блок центрального управ­ления; БСА — блок , сумматора адреса; БАР — блок адреса ре­зультата: АЛБ — арифметико-логический блок; ПУ — пульт управления; УП — управляющие сигналы

Асинхронный конвейер команд. При большой зависимости продолжительности выполнения процедур отдельных этапов от типа команды и вида операндов целесообразно применение асин­хронного конвейера, в котором отсутствует единый такт работы его блоков, а информация с одного блока конвейера передается на следующий, когда данный блок закончит свою процедуру, а следующий полностью освободится от обработки предыдущей команды.

Управление передачей информации между соседними блока­ми в асинхронном конвейере осуществляется с помощью двух триггеров — готовности блока (сигнализирует о завершении операции в блоке) и освобождения последующего блока.

В качестве примера применения асинхронного конвейера ко­манд может служить процессор ЭВМ ЕС-1050, в котором реали­зован конвейер, выполняющий одновременно три команды. Рабочий цикл выполнения команды разбит на три этапа: I — выборка очередной команды, II — формирование исполнитель­ных адресов и выборка операндов, III — операция в АЛУ, фор­мирование признака результата и запись результата в память.

Для каждого из указанных этапов выполнения команды име­ется соответствующая аппаратура. Например, кроме сумматора АЛУ есть отдельный сумматор для формирования исполнитель­ного адреса на этапе II. На рис. 9.37 представлена структура управляющего устройства с «жесткой» логикой процессора ЭВМ ЕС-1050, на которой показаны блоки, управляющие процедура­ми отдельных этапов выполнения команды.

Н


Рис. 9.38. Временная диаграмма совмещения выполнения трех команд (формата “регистр-регистр”) в асинхронном конвейере команд.

а рис. 9.38 показана временная диаграмма совмещения выполнения трех команд в ЭВМ ЕС-1050 Временная диаграмма построена для случая, когда выбираемый за одно обращение к памяти «участок программы» содержит четыре команды фор­мата «регистр-регистр».

Этап I содержит две процедуры, выборку из ОП участка программы (8 байт) и распаковку участка — выделение из него очередной команды и размещение ее в регистре команды.

Этап II в общем случае включает в себя формирование исполнительных адресов (при выполнении команд формата “регистр-регистр” отсутствует) и выборку операндов.

Этап III состоит также из двух процедур: выполнения опера­ций в АЛУ и записи результата в память.

Из диаграммы видно, что, начиная с момента времени t₄выполняются одновременно три этапа цикла соответственно для трех команд. В приведенном примере с момента t₇ из-за большой длительности в команде N+1 операции в АЛУ приостанавлива­ется работа блоков аппаратуры, соответствующих этапам I и II.

Арифметический конвейер. Выше был рассмотрен конвейер команд. Однако в целях повышения производительности маши­ны принцип конвейерной обработки широко используется и в са­мих выполняющих содержательную обработку информации устройствах (АЛУ), которые строятся в виде арифметического конвейера, причем таких арифметических конвейерных линий может быть в процессоре несколько, в том числе и специализиро­ванных для определенных операций с данными Подобные опера­ционные (арифметические) устройства часто называют ма­гистральными.

Пусть операционное устройство должно вычислять некото­рую функцию Ф от входных данных (выполнять некоторую операцию над входными данными). Можно функцию Ф пред­ставить в виде последовательности более простых подфункций

₁  ₂  ₃  . . .  _k

причем такой, что результаты преобразования, выполняемые подфункцией _i, используются в качестве входных данных при вычислении подфункции _i+1, и если при этом для каждой под­функции иметь реализующую ее схемный блок, то получим арифметический конвейер, который может быть выполнен как синхронный или как асинхронный.

Приведенные выше элементы теории синхронного конвейера команд остаются в силе и для синхронного арифметического конвейера. Если t_T — такт конвейера, то после полной загрузки он станет выдавать значения функции Ф через интервалы време­ни t_T. Увеличение производительности процессора за счет ис­пользования арифметического конвейера можно оценить по (******).

Если арифметический конвейер используется для выполне­ния разных операций, то осложняется определение состава ра­бочих позиций (блоков) конвейера и может потребоваться настройка (диспетчеризация) с соответствующей коммутацией блоков конвейера на операцию, задаваемую текущей командой.

Рассмотрим в качестве примера использование арифметиче­ского конвейера для сложения двух векторов X+Y=Z, компо­нентами» которых являются числа, представленные в форме с плавающей точкой и в нормализованном виде.

Выделим в операции сложения чисел с плавающей точкой четыре этапа: 1) сравнение и определение разности порядков, 2) выравнивание порядков - сдвиг мантиссы числа с меньшим порядком на число разрядов, равное разности порядков; 3) сложение мантисс; 4) нормализация результата.

В арифметическом конвейере эти этапы выполняются отдель­ными блоками, образующими конвейер, по которому перемеща­ются операнды или промежуточные результаты операции По мере их перемещения в конвейер вводятся новые компоненты векторов.

Пусть времена, необходимые для выполнения этапов сложе­ния чисел с плавающей точкой, есть t₁, t₂, t₃, t₄.



Рис.9.39 Пример настройки арифметического конвейера на выполнение различных операций

Следовательно, если не организовать конвей­ер и выполнять все этапы опе­рации последовательно, то для получения компонента z_i = x_i + y_i потребуется время T = t₁ + t₂ + t₃ + t₄.

В синхронном конвейере, как указывалось выше, про­должительность каждого эта­па устанавливается по само­му длинному из них, пусть в данном случае это t₃. Тогда, если конвейер заполнен, ре­зультаты сложения элемен­тов векторов будут выдавать­ся через каждые промежутки времени t₃, т. е. значительно быстрее, чем в случае отсут­ствия конвейерной обработки.

На рис. 9.39 в качестве примера представлена струк­тура конвейерного (магист­рального) АЛУ, соответствующего АЛУ известной в свое время ЭВМ ASC фирмы Texas Instruments, и показаны варианты коммутации блоков конвейера для выполнения разных операций, в данном случае сложения чисел с плавающей точкой и умноже­ния чисел с фиксированной точкой.

Особенно эффективно использование операционных (ариф­метических) конвейеров в специализированных вычислительных устройствах с ограниченным набором алгоритмов обработки входных потоков данных, так как в этом случае возможно разби­ение АЛУ на большое число простейших быстродействующих конвейерных блоков при небольших схемных и временных по­терях на их коммутацию.

В ряде микропроцессоров одновременно присутствуют конвейер команд и арифметический конвейер, при этом часто в процессоре (микропроцессоре) выделяют I-часть — аппаратуру, относящуюся к обработке собственно команд и E-часть — аппаратуру, связанную с операциями над данными¹.

I — от Instruction (инструкция, команда) и Е — от Execution (выполнение).