Основы бортовых вычислительных машин
 Скачать 3.2 Mb.
|
|
Задание для самостоятельной работы 1. Выполните синтез логического выражения 3 1 2 0 y x x x x = ∨ на базисе И-НЕ. 2. Выполните синтез логического выражения 3 1 2 0 y x x x x = ∨ на базисе ИЛИ-НЕ. 3. Выполните синтез логического выражения 3 1 2 0 y x x x x = ∨ на базисе И, ИЛИ, НЕ. 4. Выполните синтез логического выражения 3 1 2 0 y x x x x = ∨ на базисе И, М2. 5. Сделайте сравнительный анализ сложности схем, полученных при выполнении заданий 1..4. 74 2.2 Особенности синтеза цифровых автоматов с памятью 2.2.1 Общие сведения о триггере как элементе памяти Один из этапов синтеза цифровых автоматов с памятью заклю- чается в выборе элементов памяти, определении их количества и ха- рактеристик. Число элементов памяти S, нужное для реализации ЦА, имею- щего Ψ L состояний, выбирается из условия ) int(log 2 Ψ ≥ L S , где операция int означает округление до ближайшего большего цело- го числа. Каждый элемент памяти должен сколь угодно долго находиться в одном из двух состоянии - 0 или 1, иметь возможность изменения этого состояния на противоположное под действием внешнего управ- ляющего сигнала. Перечисленным требованиям удовлетворяют триггеры. Триггером называется устройство, имеющее два устойчивых со- стояния равновесия и способное скачкообразно переходить из одного состояния в другое под воздействием управляющих сигналов. Состояние и выходной сигнал триггера кодируют цифрами 1 и 0 и обозначают одной и той же двоичной переменной = Q {0, 1}. Кроме выходного сигнала Q триггер обычно имеет и инверсный выходной сигнал Q Триггер в общем случае сам является элементарным цифровым автоматом с памятью и может быть задан функцией переходов: ) ,..., , ( ) ( 0 ) ( 1 ) ( ) 1 ( ) 1 ( t t n t t t x x Q F Q − + + = = Ψ Возможны пять типов перехода триггера в новое состояние: 1. ) ( ) 1 ( t t Q Q = + - триггер не меняет своего состояния (режим хра- нения информации. 2. 0 ) 1 ( = + t Q - установка в нуль. 3. 1 ) 1 ( = + t Q - установка в единицу. 4. ) ( ) 1 ( t t Q Q = + - триггер устанавливается в противоположное состояние. 5. X Q t = + ) 1 ( - неопределенное состояние при котором обычно наступает логическое противоречие ) 1 ( ) 1 ( + + = t t Q Q 75 Различают триггеры асинхронные (нетактируемые) и синхрон- ные (тактируемые). Асинхронные триггеры переходят в состояние, определяемое функцией переходов, непосредственно в результате действия той или иной комбинации сигналов на информационных входах. Синхронные триггеры имеют кроме информационных входов вход синхронизации С. При действии некоторой комбинации инфор- мационных сигналов такой триггер устанавливается в состояние, оп- ределяемое функцией переходов, только при условии действия син- хросигнала C . На рисунке 2.16 приведено условное графическое обозначение двух интегральных схем триггеров. В основном поле находится сим- вол триггера - буква Т, в дополнительном левом - обозначение вход- ных сигналов, а в дополнительном правом - выходных. Так как вы- ходные сигналы триггера всегда обозначаются как Q и Q , это допол- нительное поле может не изображаться. Рисунок 2.16 В зависимости от особенности реакции триггера на воздействие входных сигналов различают динамические триггеры и статические (потенциальные) триггеры. Статические триггеры реагируют на значение потенциалов (уровней) информационных сигналов, т.е. на уровни напряжения со- ответствующие нулю и единице. Динамические триггеры реагируют 76 лишь на перепады уровней, т.е. на моменты перехода от одного уров- ня (например, уровня принятого за единицу) к другому (уровню ну- ля). Входы статических и динамических триггеров, соответственно, называют статическими и динамическими входами. Статические и динамические входы в свою очередь подразделяются на прямые и ин- версные. Статический инверсный вход отличается от прямого входа тем, что если для достижения определенной реакции триггера на пря- мой вход подается сигнал х, то при инверсном входе для получения той же реакции триггера должен подаваться сигнал x x = ' . Динамиче- ский инверсный вход отличается от прямого входа тем, что на него должен подаваться перепад напряжения от уровня единицы к уровню нуля, если при прямом входе для получения той же реакции триггера подается перепад от уровня нуля к уровню единицы и наоборот. На рисунке 2.17 показаны условные обозначения статических и динами- ческих, прямых и инверсных входов в соответствии с ГОСТ 2.743. Рисунок 2.17 В общем случае количество информационных входов может быть любым. В цифровой технике в основном применяются триггеры с одним и двумя информационными входами. 2.2.2 Триггеры с одним информационным входом и законы их функционирования Определим все возможные таблицы переходов для триггеров с одним информационным входом, учитывая, что изменение состояния их происходит под действием сигнала х (t ). Анализ таблиц показывает, что таблица 2.3 и таблица 2.4 по зна- чению нового состояния Q(t+1) с точностью до наоборот похожи со- ответственно на таблицы 2.5 и 2.6. 77 Таблица 2.3 Таблица 2.4 Q Q x(t) Q(t) Q(t+1) x(t) Q(t) Q(t+1) 0 0 0 0 0 0 1 0 1 1 0 1 0 1 0 0 1 1 1 1 1 1 1 0 Таблица 2.5 Таблица 2.6 Q Q x(t) Q(t) Q(t+1) x(t) Q(t) Q(t+1) 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 0 1 0 1 1 0 1 1 1 Следовательно, существует только два принципиально различ- ных триггера с одним информационным входом это триггеры D и Т - типов (от английских терминов delay - задержка, toggle - переключа- тель). Триггер D - типа имеет таблицу переходов, соответствующую таблице 2.3. Входной сигнал x(t ) обозначается буквой D(t). В соот- ветствии с таблицей переходов функция переходов в СДНФ имеет вид: ) ( ) ( ) ( ) ( ) 1 ( ) ( t t t t t D D Q D t Q Q = ⋅ ∨ ⋅ = + D - триггеры выполняются, как правило синхронными. Условное изображение D - триггера приведено на рисунке 2.18. С учетом сигнала синхронизации функция переходов может быть записана в следующем виде ) ( ) 1 ( t t D C Q ⋅ = + Рисунок 2.18 78 То есть, если в момент t действия синхросигнала С(t) на входе D-триггера имеется информационный сигнал D(t), то триггер уста- навливается в состояние ) ( ) 1 ( t D Q t = + , которое сохраняется до воздей- ствия следующего синхроимпульса. При этом временной интервал между синхроимпульсами может быть произвольным. Следовательно, D-триггер запоминает информацию на один такт работы, определяе- мый интервалом между импульсами С(t) и С(t +1); поэтому он назы- вается триггером запоминания информации или триггером задержки информации. Т - триггер характерен тем, что при поступлении на его вход ин- формационного сигнала, выходной сигнал меняет значение на проти- воположное. Они могут быть синхронными и асинхронными. На схе- мах Т - триггер изображается как на рисунке 2.19, порядок функцио- нирования описывается таблицей переходов (см. таблицу 2.4) и пере- ключательной функцией вида: ) ( ) ( ) ( ) ( ) 1 ( t t t t t T Q T Q Q ⋅ ∨ ⋅ = + , где ) (t T - информационный сигнал. Рисунок 2.19 Т - триггер реализует функцию "сумма по модулю 2", так как ) ( ) ( ) 1 ( t t t T Q Q ⊕ = + Таким образом, если на информационный вход Т - триггера по- ступает сигнал ) (t T = 0, то триггер сохраняет свое состояние, если же ) (t T = 1, то меняет на противоположное, т.е. он считает единицы. По- этому Т - триггер называют счетным триггером, а Т - вход - счетным входом. 79 2.2.3 Триггеры с двумя информационными входами В триггерах с двумя информационными входами, на которые подаются информационные сигналы 1 x и х 0 , возможны четыре ком- бинации этих сигналов, а таблица переходов для основных видов триггеров может быть представлена в виде таблицы 2.7. Анализ дан- ных таблицы 2.7 позволяет сделать некоторые выводы: 1. При поступлении на первый информационный вход (R , S 0 , R 0 , E 0 , К, V - входы, соответственно) сигнала х 0 = 1 триггер "обнуляется", поэтому этот вход и получил название входа обнуления или установ- ки нуля (Reset- сброс). 2. При поступлении на второй вход ( S, S 1 , R 1 , E 1 , J –входы, соот- ветственно) сигнала 1 x =1 триггеры RS, S, R, Е и JК устанавливаются в единичное состояние, т.е. происходит установка триггера в единицу (Set - установка), a DV - триггер при этом переходит в режим хране- ния информации, т.е. сохраняет предыдущее состояние. 3. Одновременное появление сигналов х 0 , 1 x =1 для RS-триггера является запрещенной комбинацией, а для остальных триггеров явля- ется командой на переход, обусловленный логикой его работы. Таблица 2.7 Входные сигналы Значение Q(t+1) на выходе триггера после действия некоторой комбинации входных сигналов х 1 х 0 RS- триггер (S, R) S- триггер (S 1 , S 0 ) R- триггер (R 1 , R 0 ) E- триггер (E 1 , E 0 ) JK- триггер (J, K) DV- триггер (D,V) 0 0 Q(t) Q(t) Q(t) Q(t) Q(t) Q(t) 0 1 0 0 0 0 0 0 1 0 1 1 1 1 1 Q(t) 1 1 Х 1 0 Q(t) ) (t Q 1 Законы функционирования всех рассматриваемых триггеров описываются переключательной функцией переходов вида [ ] ) ( ), ( ), ( ) 1 ( 0 1 t x t x t Q F t Q = + Для построения функции для каждого конкретного случая не- обходимо составить таблицу истинности. Таблицы истинности для RS, S, R, JК, E, DV - триггеров представлены в таблицах 2.8...2.13 со- ответственно. 80 Таблица 2.8 - RS- триггер Таблица 2.9 - S- триггер α Q (t) S (t) R (t) Q (t+1) α Q (t) S 1 (t) S 0 (t) Q (t+1) 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 2 0 1 0 1 2 0 1 0 1 3 0 1 1 X 3 0 1 1 1 4 1 0 0 1 4 1 0 0 1 5 1 0 1 0 5 1 0 1 0 6 1 1 0 1 6 1 1 0 1 7 1 1 1 X 7 1 1 1 1 Таблица 2.10 - R- триггер Таблица 2.11 - JK- триггер α Q (t) R 1 (t) R 0 (t) Q (t+1) α Q (t) J (t) K (t) Q (t+1) 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 2 0 1 0 1 2 0 1 0 1 3 0 1 1 0 3 0 1 1 1 4 1 0 0 1 4 1 0 0 1 5 1 0 1 0 5 1 0 1 0 6 1 1 0 1 6 1 1 0 1 7 1 1 1 0 7 1 1 1 0 Таблица 10 - E- триггер Таблица 11 - DV- триггер α Q (t) E 1 (t) E 0 (t) Q (t+1) α Q (t) D (t) V (t) Q (t+1) 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 2 0 1 0 1 2 0 1 0 0 3 0 1 1 0 3 0 1 1 1 4 1 0 0 1 4 1 0 0 1 5 1 0 1 0 5 1 0 1 0 6 1 1 0 1 6 1 1 0 1 7 1 1 1 1 7 1 1 1 1 Диаграммы Вейча для таблиц истинности (см. таблицы 2.8...2.13) изображены соответственно на рисунках 2.20...2.25. 81 Рисунок 2.20 Рисунок 2.21 Рисунок 2.22 Рисунок 2.23 Рисунок 2.24 Рисунок 2.25 После преобразования получим следующие минимизированные ПФ для триггеров: RS –триггер: ) ( ) ( ) ( ) 1 ( t t t t R Q S Q ⋅ ∨ = + ; S –триггер: ( 1) ( ) ( ) ( ) 1 0 t t t t Q S Q S + = ∨ ⋅ ; R –триггер: ) ( ) ( 0 ) ( 0 ) ( 1 ) 1 ( t t t t t Q R R R Q ∨ = + ; Е –триггер: ) ( ) ( 0 ) ( ) ( 1 ) ( 0 ) ( 1 ) 1 ( t t t t t t t Q E Q E E E Q ∨ ∨ = + ; JK –триггер: ) ( ) ( ) ( ) ( ) 1 ( t t t t t J Q K Q Q ⋅ ∨ = + ; DV –триггер: ) ( ) ( ) ( ) ( ) 1 ( t t t t t V D V Q Q ⋅ ∨ = + Все вышеперечисленные триггеры могут быть как асинхронны- ми, так и синхронными. Полученные выражения могут быть использованы для техниче- ской реализации триггеров на логических схемах. Пусть необходимо реализовать RS - триггер на элементах 2И- 82 НЕ. Преобразуем минимизированное выражение переключательной функции RS - триггера по правилу де Моргана следующим образом: ( ) ( ) ( ) ( ) ( ) ( ) ( ) & t t t t t t S Q R S Q R ∨ = Выполним замену логических операций логическими элемента- ми 2И-НЕ, начиная с выражения в скобках. Полученная реализация RS - триггера приведена на рисунке 2.26. Рисунок 2.26 Для реализации RS - триггера на элементах 2ИЛИ-НЕ переклю- чательная функция также по правилу де Моргана приводится к виду: ) ( ) ( ) ( ) 1 ( t t t t R Q S Q ∨ ∨ = + Реализация данного выражения приведена на рисунке 2.27. Рисунок 2.27 При построении триггера на ЛЭ ИЛИ-НЕ образуется RS - триг- гер с прямыми статическими входами S x = 1 и R x = 0 . При построении триггера на ЛЭ И-НЕ образуется триггер с инверсными статическими входами S x = 1 и R x = 0 В отличие от комбинационных схем, в цифровых автоматах с памятью используются соединения элементов с образованием петли 83 обратной связи (см. рисунки 2.26, 2.27). Именно обратные связи и по- рождают феномен памяти. 2.3 Переходные процессы в цифровых автоматах 2.3.1 Анализ переходных процессов в комбинационных схемах Задержка сигналов логическими элементами в синхронных схе- мах является вполне определенной величиной и сравнительно легко может быть учтена при их синтезе и анализе. В отличие от синхрон- ных схем задержка сигналов в элементах асинхронных схем опреде- ляется многими причинами, носит случайный характер и не может быть определена заранее. Задержки, вносимые элементами в асин- хронных схемах, приводят к деформации сигналов, а именно к изме- нению их длительности и кратковременному отождествлению пря- мых и инверсных значений одних и тех же сигналов. Анализ переходных процессов в асинхронных схемах обычно проводят по временным диаграммам работы. На рисунке 2.28 приве- дена схема, каждый элемент которой вносит задержку dt в распро- странение сигнала. Там же на графике показаны изменения длитель- ностей выходных сигналов Z и U по сравнению с длительностью входного сигнала X (для dt = 0, X Z Y U = = = ). Рисунок 2.28 - Изменение длительности сигналов в схемах Задержка и деформация сигналов в асинхронных схемах приво- дят к появлению ложных сигналов на выходах схемы. Возможность появления ложных сигналов в схеме называется риском сбоя сигнала. Различают риск в нуле (появление ложной единицы) и в единице (по- U Z Y dt t dt dt t t X Y 1 1 & X Z U t 84 явление ложного нуля). Риск сбоя в комбинационных схемах может быть статическим и динамическим. Статическим риском сбоя называют возможность появления ложного выходного сигнала, если при смене одной комбинации зна- чений входных сигналов на другую, изменения сигнала на выходе схемы происходить не должно. Сигнал U в схеме, изображенной на рисунке 2.29, тождественно равен нулю ( & 0) U X X = = , а сигнал Z - единице ( 1) Z X X = ∨ = . Однако, как показано на графике, эта схема поражена по выходу U сбоем в нуле, а по выходу Z - сбоем в едини- це. Рисунок 2.29 - Статические сбои в нуле и в единице Динамическим риском сбоя называют возможность появления многократной смены значений выходных сигналов, если смена одной комбинации значений входных сигналов на другую должна вызвать лишь однократное изменение сигналов на выходе схемы. Опасность сбоев, в частности, состоит в том, что они могут при- вести к неправильному срабатыванию элементов памяти ЭВМ. Про- блема риска, очевидно, должна решаться при синтезе асинхронных схем. Чтобы искажения сигналов не приводили к сбоям в работе циф- рового устройства, необходимо длительность входных сигналов в асинхронных схемах выбирать достаточно большой или применять синхронизацию работы схем. Минимальная длительность T такта работы асинхронной ком- бинационной схемы должна быть равна удвоенной максимальной суммарной задержке сх t распространения сигналов, вносимой схемой: 2 сх Т t ≥ Пусть каждый элемент схемы глубиной G вносит одну и ту же задержку dt в распространение сигналов, тогда сх t Gdt = , отсюда сле- 85 дует, что максимальная частота max F следования сигналов, подавае- мая на входы схемы, будет равна: max 1 1 2 F T G dt = = ⋅ Действительно, входные сигналы нельзя заканчивать до момента формирования переднего фронта выходного сигнала, а поскольку за- держивается не только передний фронт, но и задний фронт, то новый набор значений входных сигналов нельзя подавать до окончания формирования заднего фронта выходного сигнала. Другими словами, новый набор значений входных сигналов следует подавать не ранее чем через 2 сх t . 2.3.2 Синтез логических схем с учетом риска сбоя Вследствие конечной скорости распространения сигналов в схе- мах, значения некоторых сигналов, представляющих прямое и ин- версное значение одной и той же переменной величины Х , могут оказаться (кратковременно) равными друг другу ( ) Х Х = Последнее, как известно, приводит к возможности появления ложных сигналов в комбинационных схемах, то есть к риску сбоя по переменной Х . Покажем, что для устранения риска сбоя в таких схе- мах достаточно выполнить для них следующие условия: на входы схемы от такта к такту подавать только соседние набо- ры значений аргументов; реализовать схемой не минимальную, а сокращенную нормаль- ную форму. Докажем, что при выполнении первого условия представления функции в ДНФ свободно от риска в нуле, а в КНФ - в единице. Действительно, для любого аргумента Х произвольную ДНФ заданной функции f можно записать в виде & & f A X B X C = ∨ ∨ , где , A B и C - функции, независимые от X . Если при каких-то фиксированных значениях всех аргументов, отличных от X , функция f равна нулю как при 0 X = , так и при 1 X = , то это означает одновременное равенство нулю соответствую- щих значений функций , A B и C . Но тогда f = 0 при любом выборе значений для X и X , в том числе и для значений 0 X X = = и 1 X X = = . Тем самым отсутствие риска в нуле в произвольной ДНФ доказано. Аналогично можно показать отсутствие риска в единице для случая КНФ. 86 Однако ДНФ не свободна от риска в единице, а КНФ - от риска в нуле. Докажем, что при выполнении второго условия представления функций в виде сокращенных форм схемы, реализующие их, свобод- ны от риска как в нуле, так и в единице по всем аргументам. Действительно, пусть независимо от выбора значения аргумента X существует такой набор значений остальных аргументов, при котором заданная функция f равна единице. Это означает, что в СДНФ функ- ции имеются две соседние конституенты единицы & X P и & X P ( P - некоторая элементарная конъюнкция, зависящая от всех аргумен- тов за исключением X ) и что функция f обладает простой импли- кантой, не зависящей от X . Эта импликанта сохраняет свое значение независимо от выбора значений для X и X , а поскольку она обяза- тельно содержится в сокращенной ДНФ функции f , то эта форма, свободна от риска в единице по аргументу X Тем самым доказано, что при соседнем кодировании последова- тельностей входных наборов сокращенная ДНФ свободна от риска в нуле и единице по всем переменным. Аналогичное доказательство проводится и для сокращенной КНФ. Таким образом, при синтезе асинхронных логических схем ино- гда по соображениям надежности целесообразно отказываться от реа- лизации минимальных форм, а реализовать сокращенные формы функций. В последнем случае, при минимизации частичных функций, необходимо находить наиболее простые сокращенные формы частич- ной функции. Анализ переходных процессов в ЦА с памятью заключается в проверке одновременности формирования сигналов возбуждения па- мяти автомата, приход которых возможен по линиям, имеющим раз- ную глубину. То есть в разрешении так называемой проблемы гонок. 2.3.3 Проблемы гонок в цифровых автоматах с памятью В сложных автоматах, содержащих несколько элементарных ав- томатов (триггеров), может возникнуть ситуация, называемая гонка- ми (состязаниями). Суть гонок заключается в том, что в общем случае сигналы каждого из элементарных автоматов, поступая по цепям об- ратной связи на входы комбинационной части схемы (см. рисунок 2.3), участвуют в формировании функций возбуждения всех других элементарных автоматов. 87 Из-за различной глубины схем, формирующих функции возбуж- дения, и разброса задержек в элементах схемы сигналы возбуждения элементарных автоматов поступают на их входы не одновременно. Различным может быть и время переключения самих элементарных автоматов. Гонки, приводящие к неправильному срабатыванию автомата, называют критическими. Если при поступлении входного сигнала одновременно должны изменить свое состояние несколько элементарных автоматов, то меж- ду ними начинаются гонки. Элементарный автомат, выигравший гон- ку, оказывает влияние на формирование функций возбуждения ос- тальных элементарных автоматов, что может привести к установке автомата в состояние, не предусмотренное таблицей переходов. Для исключения процесса гонок рекомендуется применять в ка- честве элементарных автоматов двухступенчатые триггеры (триггеры с внутренней задержкой). Такие триггеры состоят из двух синхрон- ных одноступенчатых триггеров (рисунок 2.30). Левый триггер явля- ется основным (ведущим), а правый вспомогательным (ведомым). Во всех случаях (кроме случая 0 S R = = , соответствующего режиму хранения) информация с входа ведущего триггера передается с опре- деленной задержкой на вход ведомого триггера. Оба триггера син- хронизируются взаимно инверсными сигналами C и ' C C = Рисунок 2.30 При действии сигнала 1 C = информация, поступающая на вхо- ды S и R ведущего триггера, вызывает появление на его выходах надлежащих логических переменных ' ' Q S = и ' ' Q R = . Хотя эта ин- формация и появляется на информационных входах ведомого тригге- ра, однако она не влияет на изменение его состояния, пока на его вхо- 88 де синхронизации действует сигнал ' 0 C C = = . После же переключе- ния сигнала C , когда 0 C = , а ' 1 C = , ведомый триггер устанавливает- ся в состояние, в котором находится ведущий триггер. Так как в это время 0 C = , ведущий триггер будет лишен возможности восприни- мать новую информацию. Тем самым устанавливается жесткая раз- вязка стадии приема триггером новой информации от стадии переда- чи информации потребителю. Поскольку выходной сигнал снимается с ведомого триггера, то работа всего устройства внешне проявляется так, как если бы прием информации со входа двухступенчатого триггера (для передачи на его выход) производится при изменении синхросигнала с уровня 1 C = на уровень 0 C = . Иначе говоря, внешне вход синхронизации ведет себя как инверсный, что отражается на условном обозначении триггера (см. рисунок 2.30). Кроме того, для различения двухступенчатого триггера от одноступенчатого в основном поле условного графиче- ского обозначения (УГО) пишут две буквы T . Не только RS - триггеры, но и некоторые другие могут иметь двухступенчатую структуру. Рассмотрим JK - триггер, построенный на основе синхронного двухступенчатого RC - триггера. Согласно обозначениям, принятым на схеме (рисунок 2.31), сигналы на выхо- дах ' S и ' R асинхронного RS - триггера на ' 1 ЛЭ и ' 2 ЛЭ определя- ется выражениями ' , ' S J QC R K QC = ⋅ = ⋅ Рисунок 2.31 89 При 0 C = имеем ' 1 S = и ' 1 R = , что соответствует режиму хранения информации. При 1 C = получаем ' , ' S J Q R K Q = ⋅ = ⋅ (2.1) Под действием сигналов ' S и ' R ведущий триггер устанавлива- ется в состояние '( 1) Q t + , которое при окончании синхроимпульса переписывается в ведомый триггер: ( 1) '( 1) Q t Q t + = + . Чтобы убе- диться в том, что рассматриваемый закон функционирования соот- ветствует JK - триггеру, составим таблицу истинности (таблица 2.26) с учетом формулы (2.1) и того, что в режиме хранения информации: ( 1) ( ) '( ) Q t Q t Q t + = = Сравнивая полученную таблицу истинности с таблицей перехо- да JK - триггера, рассмотренную в п. 2.2.3 (см. таблицу 2.11), отме- тим их идентичность. Это означает, что рассматриваемая структура является JK - триггером. Таблица 2.26 - Таблица истинности двухтактного триггера α ( ) Q t J K ' S ' R ( 1) '( 1) Q t Q t + = + 0 0 0 0 1 1 0 (режим хранения) 1 0 0 1 1 0 0 (установка 0) 2 0 1 0 0 1 1 (установка 1) 3 0 1 1 0 1 1 (инверсия) 4 1 0 0 1 1 1 (режим хранения) 5 1 0 1 1 0 0 (установка 0) 6 1 1 0 0 1 1 (установка 1) 7 1 1 1 1 0 0 (инверсия) В свою очередь на JK - триггерах могут быть реализованы другие типы двухступенчатых триггеров путем несложных внешних соединений (рисунок 2.32). D - триггер Синхронный Асинхронный T - триггер T - триггер Рисунок 2.32 90 Глава 3. ЭЛЕМЕНТНАЯ БАЗА ЦИФРОВЫХ УСТРОЙСТВ 3.1 Дешифраторы, шифраторы и схемы сравнения 3.1.1 Дешифраторы одноступенчатого и двухступенчатого типов Дешифратором (декодером - Decoder) называется цифровое уст- ройство, имеющее п входов и т выходов и преобразующее входной код в сигнал на одной отдельной выходной линии. Другими словами, в дешифраторе каждому предусмотренному набору входных сигналов соответствует один вполне определенный возбужденный выход. Дешифраторы являются преобразователями кодов, выполняю- щими преобразование двоичного или двоично-десятичного кодов в унитарный код. Унитарный код двоичного п - разрядного числа пред- ставляется 2 п разрядами, только один из разрядов которого равен 1. Дешифратор называется полным, если он имеет количество вы- ходов n m 2 = . При этом на каждом из выходов появляется единица (т.е. выход возбужден) только в том случае, если на вход приходит соответствующая комбинация входных сигналов. Переключательная функция каждого выхода является конституентой единицы (рисунок 3.1). α х 1 х 0 у 3 у 2 у 1 у 0 0 0 0 0 0 0 1 1 0 1 0 0 1 0 2 1 0 0 1 0 0 3 1 1 1 0 0 0 Рисунок 3.1 - Таблица истинности и переключательные функции двухразрядного дешифратора Реализация переключательных функций на базисе ЛЭ «И», «НЕ» и условное графическое обозначение дешифратора приведены на ри- сунке 3.2. Дешифраторы могут иметь прямые и инверсные выходы. В за- висимости от наличия и отсутствия сигнала синхронизации дешифра- торы могут быть синхронными и асинхронными. 0 1 3 х х у ⋅ = 0 1 2 х х у ⋅ = 0 1 1 х х у ⋅ = 0 1 0 х х у ⋅ = 91 Рисунок 3.2 Реализация полных дешифраторов с большим числом п в инте- гральном исполнении осложняется проблемой размещения большого числа выводов на корпусе микросхемы. Действительно, даже для п = 4, т = 2 4 = 16 число информационных выводов (без учета управляю- щих выводов и выводов подключения питающих напряжений) равно 20. При п = 5 число информационных выводов составляет 37, их размещение на стандартном корпусе интегральной микросхемы уже трудно реализуемо. Задача дешифрирования при большом числе входных перемен- ных решается в несколько этапов (ступеней), соответственно схемы дешифраторов такого типа называют многоступенчатыми. Количество ступеней дешифрации может быть различным. Наи- более часто встречаются двухступенчатые дешифраторы. При по- строении такого п - разрядного дешифратора п - входные логические переменные делятся на две подгруппы по / 2 n переменных в каждой, если количество переменных четное, или по (п – 1)/2 и (п + 1)/2 пере- менных в каждой, если п - нечетное число. Для каждой подгруппы строится одноступенчатый дешифратор. После чего выводы дешиф- раторов объединяются схемой «И» так как показано на рисунке 3.3. При четном п каждый из одноступенчатых дешифраторов DС1 или DС2 имеет по 2 п/2 выходов, которым соответствуют переменные i у и i z , являющиеся результатом п/2 - местных операций «И» входя- щих в каждую подгруппу. Для получения всех конституент единиц, определенных на совокупности п входных переменных, следует обра- зовать всевозможные конъюнкции i у i z для всех комбинаций i и j ( 0 ≤ i , j ≤ 2 п/2 - 1). Одноступенчатые дешифраторы DС1 и DС2 образуют первую ступень дешифрации, а схемы «И», объединяющие выходы 92 дешифраторов, являются второй ступенью дешифрации. Необходи- мое количество схем "И" во второй ступени дешифрации равно 2 n Рисунок 3.3 Применение двухступенчатого дешифратора ведет к увеличе- нию числа корпусов интегральных схем, но используемые схемы де- шифраторов в этом случае менее дорогостоящие и содержат меньшее число выводов. Основными параметрами, по которым производится сравнение различных схем дешифраторов, являются время задержки сигнала в процессе дешифрации и аппаратурные затраты. Поэтому многоступенчатые схемы дешифраторов обладают не- сомненным достоинством в экономии аппаратурных затрат, но про- игрывают по сравнению с одноступенчатыми схемами во времени за- держки сигнала. Буквенное обозначение микросхем дешифраторов - ИД. Напри- мер, на рисунке 3.4 показано условное графическое обозначение не- полного двоично-десятичного (4 → 10) дешифратора 561ИД1 и сдво- енного синхронного (Е – сигнал разрешения работы дешифратора) полного дешифратора 2 → 4 531ИД14. |