Компьютерные системы и сети Часть 1 (Архитектура ВС) Мельникова ЕВ, БГУИР 2009 (Мет пособие). Компьютерные системы и сети Часть 1 (Архитектура ВС) Мельникова. Учебнометодический комплекс по дисциплине компьютерные системы и сети для студентов специальности Т. 10 02 00 Программное обеспечение информационных технологий
 Скачать 0.76 Mb.
|
|
2.3.Оперативные запоминающие устройства Полупроводниковые ЗУ подразделяются на ЗУ с произвольной выборкой и ЗУ с последовательным доступом. ЗУПВ подразделяются на: -статические оперативные запоминающие устройства (СОЗУ); -динамические оперативные запоминающие устройства (ДОЗУ). ЗУ с последовательным доступом подразделяются на: - регистры сдвига; - приборы с зарядовой связью (ПЗС). В основе большинства современных ОЗУ лежат комплиментарные МОП ИМС (КМОП), которые отличаются малой потребляемой мощностью. Как известно, быстродействие МОП транзисторов в первую очередь ограничивается большой входной емкостью затвор-исток (подложка). Уменьшение геометрических размеров приборов (площади затвора и длины канала) при увеличении степени интеграции увеличивает граничную частоту. Малое потребление энергии позволяет использовать КМОП ИМС с питанием от микробатареи как ПЗУ, где располагается часть операционной системы, которая осуществляет начальную загрузку всей системы (программа Setup). Чаще всего ОЗУ выполнены в виде ЗУ с произвольной выборкой, которые имеют ряд преимуществ перед ЗУ с последовательным доступом. 2.4.Буферная память В вычислительных системах используются подсистемы с различным быстродействием, и, в частности, с различной скоростью передачи данных. (Например, передача из подсистемы 1 в подсистему 2).Обычно обмен данными между такими подсистемами реализуется с использованием прерываний или канала прямого доступа к памяти. В первую очередь подсистема 1 формирует запрос на обслуживание по мере готовности данных к обмену. Однако обслуживание прерываний связано с непроизводительными потерями времени и при пакетном обмене производительность подсистемы 2 заметно уменьшается. При обмене данными с использованием канала прямого доступа к памяти подсистема 1 передает данные в память подсистемы 2. Данный способ обмена достаточно эффективен с точки зрения быстродействия, но для его реализации необходим довольно сложный контроллер прямого доступа к памяти. Наиболее эффективно обмен данными между подсистемами с различным быстродействием реализуется при наличии между ними специальной буферной памяти. Данные от подсистемы 1 временно запоминаются в буферной памяти до готовности подсистемы 2 принять их. Емкость буферной памяти должна быть достаточной для хранения тех блоков данных, которые подсистема 1 формирует между считываниями их подсистемой 2. Отличительной особенностью буферной памяти является запись данных с быстродействием и 56 под управлением подсистемы 1, а считывание - с быстродействием и под управлением подсистемы 2 ("эластичная память"). В общем случае память должна выполнять операции записи и считывания совершенно независимо и даже одновременно, что устраняет необходимость синхронизации подсистем. Буферная память должна сохранять порядок поступления данных от подсистемы 1, т.е. работать по принципу "первое записанное слово считывается первым" (First Input First Output - FIFO). Таким образом, под буферной памятью типа FIFO понимается ЗУПВ, которое автоматически следит за порядком поступления данных и выдает их в том же порядке, допуская выполнение независимых и одновременных операций записи и считывания. На рис. 2.4.1 приведена структурная схема буферной памяти типа FIFO емкостью 64x4. Рис. 2.4.1 Структурная схема буфера 64x4. На кристалле размещены 64 4-битных регистра с независимыми цепями сдвига, организованных в 4 последовательных 64-битных регистра данных, 64-битный управляющий регистр, а также схема управления. Входные данные поступают на линии DI0-DI3, а вывод данных осуществляется через контакты DO0-DO3. Ввод (запись) данных производится управляющим сигналом SI (shift in), а вывод (считывание) - сигналом вывода SO (shift out). Ввод данных осуществляется только при наличии сигнала готовности ввода IR (input ready), а вывод - при наличии сигнала готовности вывода OR (output ready). Управляющий сигнал R (reset) производит сброс содержимого буфера. При вводе 4-битного слова под действием сигнала SI оно автоматически передвигается в ближайший к выходу свободный регистр. Состояние регистра данных отображается в соответствующем ему управляющем триггере, совокупность триггеров образует 64-битный управляющий регистр. Если регистр содержит данные, то управляющий триггер находится в состоянии 1, а если регистр не содержит данных, то триггер находится в состоянии 0. Как только управляющий бит соседнего справа регистра изменяется на 0, слово данных автоматически сдвигается к выходу. Перед началом работы в буфер подается сигнал сброса R и все управляющие триггеры переводятся в состояние 0 (все регистры буфера свободны). На выводе IR формируется логическая 1, т.е. буфер готов воспринимать входные данные. При действии сигнала ввода SI входное слово загружается в регистр P1, а управляющий триггер этого регистра 57 устанавливается в состояние 1: на входе IR формируется логический 0. Связи между регистрами организованы таким образом, что поступившее в P1 слово "спонтанно" копируется во всех регистрах данных FIFO и появляется на выходных линиях DO0-DO3. Теперь все 64 регистра буфера содержат одинаковые слова, управляющий триггер последнего регистра P64 находится в состоянии 1, а остальные управляющие триггеры сброшены при передаче данных в соседние справа регистры. Состояние управляющего триггера P64 выведено на линию готовности выхода OR; OR принимает значение 1, когда в триггер записывается 1. Процесс ввода может продолжаться до полного заполнения буфера; в этом случае все управляющие триггеры находятся в состоянии 1 и на линии IR сохраняется логический 0. При подаче сигнала SO производится восприятие слова с линий DO0-DO3, управляющий триггер P64 переводится в состояние 1, на линии OR появляется логическая 1, а управляющий триггер P64 сбрасывается в 0. Затем этот процесс повторяется для остальных регистров и нуль в управляющем регистре перемещается ко входу по мере сдвига данных вправо. В некоторых кристаллах буфера FIFO имеется дополнительная выходная линия флажка заполнения наполовину. На ней формируется сигнал 1, если число слов составляет более половины емкости буфера. Рассмотренный принцип организации FIFO допускает выполнение записи и считывания данных независимо и одновременно. Скорость ввода определяется временным интервалом, необходимым для передачи данных из P1, а выводить данные можно с такой же скоростью. Единственным ограничением является время распространения данных через FIFO, равное времени передачи входного слова на выход незаполненного буфера FIFO. Оно равняется произведению времени внутреннего сдвига и числа регистра данных. В буферах FIFO, выполненных по МОП-технологии и имеющих емкость 64 слова, время распространения составляет примерно 30 мкс, а в биполярных FIFO такой же емкости - примерно 2 мкс. Буферы можно наращивать как по числу слов, так и по их длине. 2.5.Стековая память Стековой называют память, доступ к которой организован по принципу: "последним записан - первым считан" (Last Input First Output - LIFO). Использование принципа доступа к памяти на основе механизма LIFO началось с больших ЭВМ. Применение стековой памяти оказалось очень эффективным при построении компилирующих и интерпретирующих программ, при вычислении арифметических выражений с использованием польской инверсной записи. В малых ЭВМ она стала широко использоваться в связи с удобствами реализации процедур вызова подпрограмм и при обработке прерываний. Принцип работы стековой памяти состоит в следующем . Когда первое слово помещается в стек, оно располагается в первой свободной ячейке памяти. Следующее записываемое слово перемещает предыдущее на одну ячейку вверх 58 и занимает его место и т.д. Считывание слов из стека осуществляется в обратном порядке, начиная с кода , который был записан последним. Для фиксации переполнения стека желательно формировать признак переполнения. Перемещение данных при записи и считывании информации в стековой памяти подобно тому, как это имеет место в сдвигающих регистрах. С точки зрения реализации механизма доступа к стековой памяти выделяют аппаратный и аппаратно-программный (внешний) стеки. Аппаратный стек представляет собой совокупность регистров, связи между которыми организованы таким образом, что при записи и считывании данных содержимое стека автоматически сдвигается. Обычно емкость аппаратного стека ограничена диапазоном от нескольких регистров до нескольких десятков регистров, поэтому в большинстве МП такой стек используется для хранения содержимого программного счетчика и его называют стеком команд. Основное достоинство аппаратного стека - высокое быстродействие, а недостаток - ограниченная емкость. Наиболее распространенным в настоящее время и, возможно, лучшим вариантом организации стека в ЭВМ является использование области памяти. Для адресации стека используется указатель стека, который предварительно загружается в регистр и определяет адрес последней занятой ячейки. Помимо команд CALL и RET, по которым записывается в стек и восстанавливается содержимое программного счетчика, имеются команды PUSH и POP, которые используются для временного запоминания в стеке содержимого регистров и их восстановления, соответственно. В некоторых МП содержимое основных регистров запоминается в стеке автоматически при прерывании программ. Содержимое регистра указателя стека при записи уменьшается, а при считывании увеличивается на 1 при выполнении команд PUSH и POP, соответственно. 3. Интерфейсы Интерфейсы – промежуточные устройства, которые служат для соединения процессоров, памятей и периферийного оборудования с целью передачи информации между ними. Инженер, создающий систему, изучает генеральную задачу и характеристики отдельных доступных устройств, чтобы выбрать подходящие интерфейсы и режимы их работы для оптимального решения задачи. Ошибки в выборе интерфейса приводят к большим потерям средств и времени. Интерфейсы прошли длительный путь развития – от примитивных нестандартизованных соединений элементарных схем в первом цифровом компьютере ENIAC в 1944 году до комплекса стандартов на базе современного Scable Coherent Interface (SCI), охватывающего все области информационно- вычислительных технологий наших дней. 59 3.1.Терминология Открытые системы - системы, основанные на открытых спецификациях (стандартах) на интерфейсы, службы и форматы, достаточных для того, чтобы обеспечить: -возможность переноса прикладных программ, разработанных должным образом, на системы в широком их диапазоне, при минимальных изменениях -совместную работу с другими прикладными программами на локальных и удаленных системных платформах -взаимодействие с пользователями в стиле, облегчающем последним переход от системы к системе Физический интерфейс - термин, определяющий совокупность механических и электрических средств, а также физических сред. Такая совокупность служит физической основой для создания логического интерфейса. Логический интерфейс - термин, охватывающий все логические протоколы. Логический протокол - совокупность правил передачи кодированной информации между устройствами, узлами или элементами системы. Канал связи - совокупность передатчика, линии связи и приемника, обеспечивающая передачу информации в одном направлении. Линия связи - техническое устройство или лус в физической среде, используемые для пропускания сигналов. Группа линий - набор линий, служащих для выполнения родственных функций. Магистраль - совокупность групп линий, служащих для передачи данных и управляющих сигналов. Магистраль соединяет все станции в крейте. Параллельная магистраль - магистраль, к которой обслуживаемые устройства присоединены параллельно и в которой передача битов происходит параллельно во времени во всех линиях. Последовательная магистраль - состоит из одной линии с последовательной во времени передачей битов. Обслуживаемые устройства могут быть присоединены к этой магистрали параллельно. Запросчик - устройство, начинающее трансакцию запросом магистрали или посылкой запроса в канал. Ответчик - устройство, исполняющее задание запросчика и отвечающее ему. Трансакция - действие запросчика в виде посылки мообщения через канал связи или магистраль с получением ответа от адресата. Крейт - каркас для установки модулей , неотъемлимой частью которого являются магистраль или каналы, предназначенные для передачи данных и управляющих сигналов, а также проводники питания. Модуль - сменный блок, использующий линии магистрали или канала в соответствии со стандартом и занимающий в крейте одну или более станций. Станция - позиция в крейте для разъема, служащего для соединения модуля с магистралью или каналом. 60 3.2.Система VME Магистраль в системе VME выполняет 4 функции : передачу данных и служебных команд, арбитрацию и приоритетные прерывания. В крейте VME устроены гнезда для 21 модуля с разъемами С-96. Крайнее левое гнездо предназначено для системного контроллера . Этот обязательный модуль содержит схему арбитрации, генератор синхроимпульсов, схемы инициализации и обнаружения отказов. Первоначально слово адреса состояло из 23-х битов, а слово данных всего из 16- ти битов, затем адрес был расширен до 31 разряда и данные до 32-х разрядов. В логическом протоколе полной магистрали VME предусмотрены варианты адресации. Возможна как прямая адресация к удвоенным байтам данных при двух стробах DS0 и DS1 , так и модификация длины адресного слова : 31, 23 и 15 разрядов. Шесть битов модификатора адресации АМ0-АМ5 позволяют присвоить каждому из запросчиков персональный код из битов АМх. Этот код использует группа ответчиков, которые получают возможность отвечать по разным адресам в зависимости от значения кода. Эти 64 кода, выражаемые 16- ричными числами от 3F до 00, подразделяются на 3 категории: определяемые стандартом VME, задаваемые пользователем или резервные. Коды выражают комбинации свойств: адресация – короткая (64 Кб), стандартная (16Мб) и расширенная (4Гб); доступ – привилегированный или простой; команды – программа, последовательный доступ, данные, ввод-вывод. В передачах данных также возможна модификация : одиночный байт можно передать по линиям D00-D07 или D08-D15, слово по линиям D00 – D15 , двойное слово по линиям D00 – D31. Описанные модификации,заметно затрудняющие программирование, были разработаны с целью максимально эффективного использования устройств памяти . Протокол VME асинхронный .Каждый последующий шаг выполняется в результате завершения предыдущего шага, при этом могут вводиться задержки. Протоколом предусмотрен и неразрывный цикл чтение-модификация-запись. Для передачи блока данных служит режим последовательного доступа. Магистраль предоставляется модулю арбитром в зависимости от приоритета, который слагается из 2-х компонентов: фиксированного и переменного. Первый определяется позицией модуля – наивысший приоритет имеет модуль , расположенный рядом с арбитром, наинизший приоритет у модуля, вставленного в крайнее правое гнездо. Кроме того, приоритеты всех модулей изменяются циклически от 1-го уровня до 4-го старшего уровня. Каждый модуль соединен со всеми 4-мя линиями запроса магистрали. Именно этим линиям циклически придаются приоритеты. Модуль может сделать запрос по любой из них, но арбитр примет запрос , получаемый от той линии, приоритет которой в данный момент старше. Если два или больше модулей одновременно запрашивают по одной и той же линии, то магистраль получает тот модуль, 61 который ближе к арбитру. Арбитр имеет возможность подать всем модулям приказ освобождения магистрали. Этот способ арбитрации имеет существенные недостатки: приоритеты нельзя программировать при инициализации системы, поскольку они фиксированы позицией модуля, требуется много сигналов и много контактов на разъемах, причем сигнал проходит последовательно по длинной цепочке. Все это усложняет программирование и снижает надежность системы. Модуль, выполняющий свою задачу, может не иметь своего процессора или нужной программы. В таких случаях модуль имеет возможность обратиться за помощью к процессору, расположенному в другом модуле и даже прервать его работу. Одновременно и другие модули также могут запросить прерывание. Для передачи запросов на прерывание служат семь линий IRQ1-IRQ7. Позиционные приоритеты прерывания заданы единственной цепочкой, которая проходит через все гнезда модулей. Модуль, назначенный на обработку запросов, при получении запросов требует доступа к магистрали , а затем выставляет на адресные линии А01- А03 код приоритета запроса, который он назначает на обслуживание. После этого обработчик запросов выставляет сигнал подтверждения прерывания на линию, которая соединена со входом в первый модуль. Модуль, запросивший обслуживание, получив по цепочке сигнал, выставляет на линиях данных свой вектор прерывания , сопровождая его подтверждающим синхросигналом. На магистрали VME может быть от одного до семи обработчиков прерываний. Сложная система приоритетов была в 80-х годах обусловлена необходимостью работать с памятями небольшого объема при слабых процессорах. Локальная магистраль VMХ Обслуживающая магистраль VME , обслуживающая 21 модуль , проходит по всей задней плате на протяжении 430 мм, время распространения сигнала по магистрали достигает величины до 25 нс, кроме того большая емкость линий не позволяет укоротить импульсы и их фронты. Сложная арбитрация также замедляет работу основной магистрали VME, в результате длительность циклов запрос- запись или запрос- чтение достигает 300нс. Для ускорения обменов между процессорными модулями и модулями памяти потребовалась быстрая укороченная магистраль, соединяющая всего лишь 6 соседних модулей или менее. Крейт может содержать несколько локальных магистралей VMХ. Буква Х здесь указывает на расширение основной системы добавлением вспомогательной магистрали. Магистраль VMХ содержит 32 линии данных, 12 адресных линий и линии управления. Адрес и данные передаются одновременно. Адресные линии мультиплексированы. Стробы данных LDS и UDS определяют передачу 2-х младших или 2-х старших байтов, а при выставлении сигнала LWORD – длинное 32- разрядное слово – одновременно работают два строба. Признаком окончания цикла передачи служит появление либо сигнала подтверждения, либо сигнала ошибки. 62 Любой из модулей, подключенных к магистрали, может работать в качестве запросчика. Первичный запросчик – главный, он управляет магистралью и контролирует доступ вторичных запросчиков к исполнителям, а также инициирует цикл магистрали. Кроме того, первичный запросчик решает , по какой их магистралей VME или VMХ , будет выполняться передача данных, или запросчик удовлетворится памятью собственного модуля. Для системного запроса магистрали служит линия SMRQ, запрос прерываний выполняется по линии IRQ, сигналы SMACKIN и SMACKOUT служат для системных подтверждений передач вторичным запросчикам. Комбинация 2-х параллельных магистралей в одном крейте существенно повысила производительность системы даже при относительно медленных ТТЛ- сигналах. Однако и такое решение оказалось недостаточным, пришлось создавать еще одну магистраль MVMХ32 с мультиплексированием 32- разрядных слов адреса и данных. Комбинация VME и MVMХ32 была названа VSB. Эта система позволяет передавать 64- разрядные слова. Поддержка устаревшего базового стандарта VME более совершенными VMХ и MVMХ32 позволила пользователям не только продлить эксплуатацию большого парка модулей VME , накопившихся в мире, но и фирмам выпускать новые модули. |