Компьютерные системы и сети Часть 1 (Архитектура ВС) Мельникова ЕВ, БГУИР 2009 (Мет пособие). Компьютерные системы и сети Часть 1 (Архитектура ВС) Мельникова. Учебнометодический комплекс по дисциплине компьютерные системы и сети для студентов специальности Т. 10 02 00 Программное обеспечение информационных технологий
 Скачать 0.76 Mb.
|
|
3.3.Система VХI Доступность микропроцессоров и СБИС памяти при возрастающей их емкости позволила создать новую модификацию VME – систему VХI. Этот модуль представляет собой законченный прибор, вставляемый в крейт VME. Модули VХI поставляются вместе с программой , которая позволяет не только управлять функциями модуля, но и служит для отображения передней панели модуля на экране компьютера. На экране виден целый крейт с индикаторами состояния на модулях и с элементами управления. Указателем мыши можно выбрать на экране нужный управляющий элемент любого модуля и подать команду на изменение параметров системы или даже на изменение задания во включенной реальной системе. Располагая программами модулей и программой для всей системы, можно ее настраивать и проверять ее работу на виртуальной модели, вовсе не имея реального крейта с модулями. Программирование виртуальных приборных систем значительно облегчает выбор модулей для компоновки реальной системы и отработки ее алгоритма и программ. Если моделирование на виртуальных модулях выполнено корректно, аппаратурная система в идеале правильно работает сразу после сборки. Виртуальные приборы стали этапом в создании еще более совершенной технологии управления приборными системами “Plug & Play Instrument System Architecture”, которая была подготовлена ведущими фирмами Intel, Microsoft, IBM и другими. Первоначальной целью была разработка таких программ управления параметрами измерительных плат, вставляемых в материнскую 63 плату компьютера, которые обеспечивали бы полную программную конфигурацию системы. В 1993 году для широкого использования новой технологии в модульной аппаратуре VХI образовался «VХI Plug & Play System Alliance». Если стандарт на конструктивы и электрические характеристики VХI обеспечивал физическую открытость системы, то технология Plug & Play создала программную открытость и реализовала полную совместимость изделий VХI, выпускаемых разными фирмами. 3.4.Система Multibus Эта система, разработанная фирмой Intel, основана на нескольких магистралях. Как и в системе VME, специализация магистралей в комплексе была вызвана стремлением обеспечить возможно большую информационную мощность при относительно слабых процессорах и маленьких памятях того времени. В первом фирменном прототипе, названном просто Multibus, магистраль имела 20 адресных линий и 8 линий данных. При разработке стандарта IEEE Std 760- 1980 разрядность была увеличена до 24-х и 16-ти линий соответственно. После такого улучшения логический протокол был реализован в 3-х конструктивах. Протокол асинхронный, определяет взаимодействие задатчиков и исполнителей, допускает множество задатчиков, которые получают магистраль, согласно приоритетам. Цикл передачи традиционный – задатчик, получивший магистраль, адресуется к исполнителю, при записи выставляет данные , а при чтении принимает данные. В заключении цикла следует сигнал подтверждения приема. Предусмотрен неразрывный цикл «чтение-модификация-запись», на время которого попытки других запросчиков занять магистраль блокируются специальным сигналом. Длительность цикла около 0.5 мкс. Одиночные байты передаются по младшим 8-ми линиям. Если нужно передать старший байт, то его переключают на младшие линии данных. Определены 4 типа передач данных; чтение из памяти или из портов ввода-вывода, запись в память или в порты ввода-вывода при единой временной диаграмме. Арбитрацию на занятие магистрали можно выполнить 3-мя способами. Если задатчики расположены в крейте рядом, то можно реализовать схему позиционных приоритетов, напоминающую цепочку в системе VME. В такой схеме объединяют не более 3-х задатчиков, поскольку велики задержки при передаче сигнала сквозь модуль. При параллельной арбитрации приоритет задатчиков зашифрован. В случае одновременного запроса модулей на магистраль дешифратор приоритетов определяет задатчик с самым высоким приоритетом и предоставляет ему магистраль. В циклической схеме приоритетов при поступлении сразу нескольких запросов магистраль получает запросчик с наивысшим приоритетом. После окончания своей работы этот запросчик получает наинизший приоритет . Поскольку запросчики состоят в замкнутой цепочке , с выбытием первого запросчика приоритеты остальных возрастают. Таким способом реализуется циклическая равнодоступность 64 задатчиков к магистрали. В системе Multibus1 возможно программное задание приоритетов – в процессе инициализации вводятся шифры приоритетов. В монопольном режиме магистралью владеет один избранный задатчик, поэтому приоритеты игнорируются. В магистрали имеются 8 линий для передачи запросов модулей на прерывание процессоров. В данный момент принимается запрос лишь по одной из линий. Вариант векторного прерывания более универсален . В этом случае по линиям данных передается вектор (код) прерывания определенного процессора и управление магистралью не передается другому модулю до завершения работы, выполняемой этим прооцессором. Сбои в передачах и аварии в системе обрабатываются специальными сигналами, чтобы успеть сохранить информацию и , по возможности снова запустить систему. Принимаемые сигналы проверяются на четность. 3.5.PCI -локальная магистраль персональных компьютеров Синхронная магистраль PCI в 32-разрядном варианте содержит 49 информационных линий, при расширении до 64- разряддов добавляются еще 48 линий. В PCI определены следующие типы сигналов на линиях магистрали: In – только входной сигнал, передаваемый в устройство, Out – только выходной сигнал, выдаваемый устройством. T/s - двунаправленный трехуровневый входной/выходной сигнал S/t/s - активный при низком уровне сигнал, выдаваемый и поддерживаемый в данном интервале времени только одним агентом O/d - сигнал, который при высоком потенциале коллектора, когда транзистор закрыт, находится в неактивном состоянии, понизить потенциал могут несколько агентов # - сигнал активен при низком потенциале линии, обозначаемом 0, высокий потенциал линии обозначается 1. СLK – входной сигнал для всех устройств PCI, задает начало всех трансакций. Другие PCI сигналы стробируются обычно передним фронтом PCI. RST# - устанавливает регистры системы в исходное состояние , Этот сигнал может быть асинхронным относительно CLK. После выставления RST# только те устройства , которые выполняют инициализацию системы, имеют возможность воспринимать сигналы. FRAME# - выдает действующий задатчик , чтобы показать начало и длительность трансакции, Этот сигнал снимается в завершение фазы данных. IRDY# – выставляется задатчиком и показывает его способность завершить текущую фазу данных. IRDY# применяется в связке с ТRDY#. В течение записи IRDY# показывает , что на линиях AD присутствуют действительные данные, В течение чтения IRDY# показывает, что задатчик готов принять данные. Фаза данных завершается в любом такте, когда стробируются совместно выставленные сигналы IRDY# и ТRDY# 65 ТRDY# - показывает способность исполнителя завершить текущую фазу данных. Во время чтения ТRDY# показывает , что на линиях AD присутствуют действительные данные, а в течение записи показывает, что готовность исполнителя принять данные STOP# - этот сигнал показывает,что исполнитель просит задатчика остановить текущую трансакцию. LOCK# - указывает на неразделенную операцию, для завершения которой выполняется множественная трансакция. Когда выставлен сигнал LOCK#, неисключаемые трансакции могут пройти в адрес, который в настоящий момент не заблокирован. IDSEL# - используется при конфигурации системы для выборки устройства с целью выполнения трансакции чтения или записи. DEVSEL# - при активном выборе показывает , что выбранное устройство декодировало свой адрес. При незапрошенном присутствии DEVSEL# показывает, что на магистрали выбрано, хотя бы одно из устройств. REQ# - показывает арбитру, что этот агент желает занять магистраль. Этот сигнал передается по индивидуальному проводнику. GNT# - арбитр показывает задатчику, что ему разрешено занять магистраль. PERR# - сигнал ошибки четности служит для извещения об ошибке во всех трансакциях, за исключением специальных циклов. Сигнал должен быть выдан агентом, получающим данные, спустя два такта после получения данных в случае обнаружения ошибки четности. SERR# - сигнал системной ошибки - служит для извещения об ошибке четности при адресации , при ошибке четности данных в специальном цикле или о других системных ошибках, если их результат будет катастрофическим. Сигнал стробируется первым же фронтом импульса CLK. Сигнал снимается возвратом к высокому потенциалу с выдержкой, определяемой компоновщиком системы. INTA# , INTB# , INTC#, INTD# - сигналы прерываний , активны при низком потенциале и выставляются асинхронно относительно тактовых импульсов CLK. SDONE# - показывает состояние подслушивания при текущем доступе. Когда сигнал не установлен, подслушивание еще продолжается, Установленный сигнал свидетельствует о завершении подслушивания. SBO# - показывает успешный отбор модифицированной кэш- строки, Состояние, когда SBO# снят и SDONE# установлен , обозначается CLEAN и показывает отсутствие кэш-конфликтов и возможность нормального завершения обращения к памяти. Трансакция состоит из фазы адресации, сопровождаемой одной или более фазами данных. Фаза длится один период CLK. Допускается пересылка множества данных при чтении и при записи. Адрес AD при вводе-выводе является адресом байта данных, а при конфигурации системы и при обращении к памяти - адресом 32 разрядного двойного слова. В фазе данных линии 66 магистрали AD [07-00] содержат наименее значимый байт, в то же время линии AD [31-24] содержат наиболее значимый байт. Данные фиксируются в тех интервалах времени , когда одновременно выставлены сигналы IRDY# и ТRDY#. В фазе адресации код на линиях С/ВЕ[3-0] определяет команду, а в фазе данных определяет, какие байты слова несут информативные данные. Бит PAR дополняет до нечетности сумму битов на линиях AD и С/ВЕ. Бит выдается задатчиком в следующем периоде после окончания фазы адресации или фазы записи, а исполнитель выдает бит после окончания фазы чтения. Команды, выдаваемые задатчиком, указывают исполнителю тип начинаемой трансакции . Команды выражаются словом на линиях С/ВЕ в фазе адресации. В представленных ниже кодах команд С -1 указывает на высокий потенциал, 0 – на низкий потенциал линии, В фазе данных ВЕ активным считается низкий потенциал. 0000 Interrupt Ackgjwledge подтверждение прерывания, это команда чтения, направленного непосредственно контроллеру системных прерываний. В течение фазы адреса биты адреса логически несущественны. Во время фазы данных код ВЕ указывает размер возвращаемого вектора прерывания. 0001 Special Cycle специальный цикл Команда запускает на PCI широкую передачу сообщений. 0010 I/O Read чтение из зоны ввода/вывода Команда служит для чтения данных из агента, определенного в зоне памяти для ввода-вывода. Код на линиях AD определяет адрес байта, при этом все биты должны быть декодированы. Код ВЕ показывает объем передачи, при этом код должен соответствовать адресу байта. 0011 I/O Write запись в зону ввода/вывода Команда служит для записи данных в агент, определенный в зоне памяти для ввода-вывода. Все биты должны быть декодированы. Код ВЕ показывает объем передачи, при этом код должен соответствовать адресу байта. Reserved Зарезирвированные коды предназначены для исполнения в будущих расширениях системы. Исполнитель должен не реагировать на эти коды, но если все же они появятся на магистрали, то как правило, задатчик прекратит трансакцию. 0101 Reserved 0110 Memory Read чтение из памяти Команда служит для чтения данных из агента, определенного в зоне памяти. Исполнителю допустимо по этой команде выполнять незамедлительное чтение только в случае, если он может гарантировать , что такое чтение не создает побочные эффекты. Более того, исполнитель должен обеспечить связность любых данных, временно сохраняемых в буферах после завершения этой трансакции. Информация в таких буферах должна быть сделана 67 недействительной до прохождения по пути доступа любых событий синхронизации. Memory Write запись в рамять Команда служит для записи данных в агент, определенный в зоне памяти. Когда исполнитель возвращает “готово” он принимает ответственность за связность подчиняемых данных. Это может быть сделано либо полностью синхронизированной подачей команды Memory Write, либо обеспечив предварительное устранение ненужной информации из всех прозрачных для программ буферов до момента, когда синхронизирующие события пройдут по этому пути доступа. При этом предполагается, что задатчик свободен образовать синхронизирующее событие сразу же после выдачи команды Memory Write. 1000 Reserved Reserved Configuration Read чтение из зоны конфигурации Команда служит для чтения из зоны конфигурации каждого агента, Агент выбирается , когда выставлен его сигнал IDSELи код на младших разрядах AD[1-0]=00. В адресной фазе цикла конфигурации код AD[7-2] является адресом одного из 64-х регистров, содержащих двойное 32-разрядное слово в находящихся в зоне конфигурации каждого устройства, а код AD[31-11] не имеет логической значимости для выбранного агента, Код AD[10-8] показывает , какое из устройств многофункционального агента адресуется, а код С/ВЕ выбирает байты внутри каждого двойного 32-разрядного слова. Configuration Write запись в зону конфигурации Команда служит для передачи данных в зону конфигурации каждого агента, Оговорки те же , что и в предыдущем определении. Memory Read Multiplay многократное чтение кэш-строк из памяти Эта команда подобна команде Memory Read, за исключением того, что она дополнительно указывает, что задатчик может иметь намерение выбрать более одной кэш-строки до момента отсоединения. Контроллеру памяти следует продолжать посылать запросы к памяти, пока выставлен сигнал FRAME#. Эта команда предназначена для последовательных передач больших массивов данных, когда система памяти может получить выигрыш в производительности, выполняя последовательные чтения ранее дополнительной кэш-строки, когда буфер, прозрачный для программ, способен к временному запоминанию. Dual Address Cycle цикл с 64-разрядным адресом Команда служит для передачи 64-разрядного адреса устройствам, которые 64- разрядную адресацию Исполнители, работающие только с 32- разрядными адресами, должны рассматривать эту команду как резервную и никоим образом не отвечать на нее в трансакции. 1110 Memory Read Line чтение из множества кэш-строк из памяти 68 Эта команда подобна команде Memory Read, за исключением того, что дополнительно указывает на намерение запросчика завершить более 2-х 32- разрядных фаз связных данных. Команда предназначена для последовательных передач больших массивов данных, когда система памяти может получить выигрыш в производительности при считывании до границ кэш-строки в ответ на запрос, чем при одиночных циклах памяти. Как и при команде Memory Read, информация в предвыбранных буферах должна быть сделана недействительной до прохождения по пути доступа любых событий синхронизации. Memory Write and Invalidate запись в память с отменой достоверности Команда подобна Memory Write , за исключением того, что она дополнительно гарантирует минимальную передачу одной полной кэш-строки, т.е. задатчик намерен записать все байты адресованной кэш-строки за одну трансакцию PCI. Задатчик может допустить выход трансакции за границу кэш-строки только в случае, если он намерен передать также и следующую полную кэш-строку. Для этой команды требуется встроенный в задатчик регистр конфигурации ,указывающий размер кэш-строки. Это допускает оптимизацию работы памяти , устранением сырой кэш-строки в кэше с обратной записью, не прибегая к действительному циклу обратной записи и сокращая , таким способом, время доступа. Передача неограниченного блока данных (ПБД)является главным способом передач информации в магистрали PCI. ПБД состоит из фазы адресации и одной или более фаз данных. Стандарт поддерживает ПБД как в память , так и при вводе-выводе. Практически все сигналы (за исключением RST, INTA, INTB,INTC,INTD) фиксируются возрастающим фронтом тактовых импульсовCLK. Передачами данных в PCI управляют 3 сигнала:FRAME, IRDY,TRDY.Если хотя бы один из последних 2-х сигналов не выдан на цикл, то этот цикл является ожиданием. Если не выставлены сигналы FRAME, IRDY, то магистраль свободна. После выставления FRAME, первый период с положительным фронтом СLK является фазой адресации, адрес и команда фиксируются этим фронтом. Фронт следующего импульса CLK начинает первую фазу данных. Данные передаются между запросчиком и исполнителем при каждом положительном фронте, если одновременно выставлены IRDYиTRDY. Циклы ожидания могут устроить и задатчик и исполнитель снятием своего сигнала. Если задатчик выставил IRDY, то он должен не изменять сигналы FRAME или IRDY до текущей фазы данных независимо от состояния TRDY. Если исполнитель выставил TRDY. или STOP, он должен не изменять DEVSEL , TRDY,или STOP до завершения текущей фазы данных. В случае, если задатчик намеревается завершить еще только одну передачу данных, задатчик снимает FRAME, сохраняя IRDY лишь на следующий цикл. После того, как исполнитель показывает завершение передачи, снимая TRDY, интерфейс возвращается в свободное состояние при снятых FRAME и IRDY. 69 В магистрали PCI принято распределенное декодирование адреса, при этом исполнитель сам декодирует адрес, выданный задатчиком, наблюдая и сопоставляя его со своим присвоенным адресом. Если значения кодов совпадают, то ответчик подтверждает получение адреса. Такое поведение названо положительным декодированием. Одно из устройств может быть запрограммировано на исключительное декодирование. Это устройство ожидает в течение определенного времени, достаточного для положительного декодирования всеми другими устройствами. Если никто не принял свой адрес, то упомянутое устройство принимает передачу независимо от значения кода адреса, лишь бы это ни была зарезервированная команда. Адресация при вводе-выводе обеспечивает выборку отдельных байтов данных. В полном слове адреса AD для указания номера байта служат два младших разряда AD [01-00]. Номера байтов может быть заданы и в фазе данных командами на линиях С/ВЕ. Два способа задания представлены в таблице AD01 AD00 С/ВЕ3 С/ВЕ2 С/ВЕ1 С/ВЕ0 0 0 Х Х Х 0 0 1 Х Х 0 1 1 0 Х 0 1 1 1 1 0 1 1 1 В таблице С/ВЕ 1- бит не задействован, 0 - бит задействован. В этой таблице любые другие комбинации значений битов незакончены, иначе говоря , в цикле данных на месте указанных 0 битов С/ВЕ никогда не должно быть 1, и наоборот. Нарушение этого правила приводит к прекращению трансакции исполнителем. При вводе/выводе принято задавать номера байта разрядами AD, при этом не нужно тратить время на лишнюю фазу данных для задания кодом С/ВЕ. В случае адресации при обращении в зону памяти выбирается 32-разрядное двойное слово данных DWORD, т.е. сразу 4 байта. Для адресации слова служат 30 битов AD 31-02, а биты AD 01-0 использованы для модификации передач блоков данных. При последовательных передачах слов в память или из памяти происходит линейное нарастание адреса по 4( с прибавлением 1 в разряд AD02) при каждой фазе данных, пока не выставлен сигнал FRAME. Передачи слов DWORD в кэш - строках тоже блочные, выполняются они тоже с последовательным возрастанием адреса по 4. Допустимое число слов в кэш- строке определяется значением кода, записанного в регистре размера кэш- строки в зоне конфигурации. Однако использование кэш-строки различное по версиям стандартов PCI 2.0 и PCI 2.1. Это показано в следующей таблице 70 AD01 AD00 ПБД 2.0 ПБД 2.1 0 0 Линейное нарастание адре- са и числа циклов данных Линейное нарастание адреса и числа циклов данных 0 1 Линейное нарастание чис- ла слов до заполнения кэш- строки Зарезервировано 1 0 Зарезервировано Линейное нарастание числа слов в кэш-строке с циклическим возвратом к началу при переполнении 1 1 Зарезервировано Зарезервировано В случае появления зарезервированных кодов AD 01-00 происходит прекращение трансакции после первой фазы данных, представленное резервирование кода 01 в версии 2.1 некорректно: если в дальнейшем этот код будет использован, то аппаратура, исполненная по стандарту 2.1, окажется несовместимой ( или не вполне совместимой) со старой аппаратурой версии 2.0. В случае адресации в зоне конфигурации в каждом устройстве в этой зоне записаны 64 слова DWORD, содержащие разнообразную информацию о характеристиках устройства, начиная с фирмы-производителя и кончая техническими характеристиками. Команды конфигурации 1010 чтение и 1011 запись выдает процессор - хозяин. Он же выдает сигнал на одну из линий AD31-17, соединенную с контактом IDSEL. Исполнитель подтверждает свою выбранность сигналом DEVSEL. В случае конфигурации устройств 1-го уровня, присоединенных к магистрали PCI, непосредственно, на линии AD 01-00 выставляется код 00, а на линии AD 07-02 выставляется адрес выбираемого слова DWORD. При иных сочетаниях сигналов исполнитель игнорирует трансакцию. Мосты обнаруживают конфигурационный запрос к устройству 2-го уровня, расположенному, за мостом, по коду AD 01-00=01 Некоторые сигналы могут быть выданы несколькими агентами. Если после выдачи сигнала одним агентом другой агент намерен сразу же изменить сигнал , то в синхронной магистрали PCI нужно пропустить один цикл, чтобы второй агент успел приготовиться к действию. Трансакция чтения открывается фазой адресации, в течение которой линии AD 31-00 содержат код адреса, а код на линиях С/ВЕ определяет команду. В течение фазы данных код С/ВЕ показывает, какой из байтов передается в текущей фазе. Фаза данных может состоять из циклов передачи и ожидания. Сигналы С/ВЕ должно быть действительными с момента первого строба в фазе данных до завершения трансакции. Перед первой фазой данных при чтении необходим цикл подготовки к перемене сигналов на линияхAD. После стробирования адреса задатчик 71 прекращает управление линиями AD, чтобы передать управление исполнителю, который сначала должен ввести цикл подготовки с выставлением сигнала DEVSEL. Прием данных запросчиком происходит когда уже установлены оба сигнала IRDY и TRDY (при этом TRDY не может быть установлен , если не установлен DEVSEL) Когда снят хотя бы один из сигналов IRDY или TRDY, наступает цикл ожидания, в котором данные не фиксируются получателем. Только после финального установления IRDY для последнего считывания, задатчик может снять FRAME. Трансакция записи похожа на трансакцию чтения, за исключением того, что после выставления адреса не требуется цикл подготовки, поскольку коды выставляет сам задатчик. При записи запросчик может изменять номера передаваемых байтов данных изменением кода С/ВЕ в фазах данных. Прекратить трансакцию могут и задатчик и исполнитель, однако задатчик сохраняет за собой управление, приводя все трансакции к упорядоченному систематическому завершению независимо от того, какие причины вызвали прекращение трансакции. Все трансакции завершаются, когда сняты оба сигнала FRAME и IRDY с введением свободного цикла IDLE. В магистрали PCI реализована центральная арбитрация, в которой каждый задатчик располагает уникальными сигналами запроса REQ и разрешения GNT. Для получения доступа к магистрали служит простое взаимодействие запроса- ответа. Арбитрация «скрытая», это означает, что она происходит во время текущей трансакции, поэтому для арбитрации не требуются дополнительные циклы, за исключением случая, когда магистраль свободна. Центральный арбитр может быть запрограммирован на выполнение конкретного алгоритма арбитрации, например с циклическими приоритетами, с равнодоступностью и т.п. Алгоритм должно быть определен так, чтобы гарантировать непревышение наибольшей допустимой задержки. Однако, поскольку алгоритм арбитрации принципиально не является частью спецификации магистрали, компоновщики аппаратурных систем могут пойти на модификацию алгоритма, но при этом должны обеспечить выполнение требований в части задержек во вставных платах и контроллерах ввода/вывода. Магистраль допускает возвратные трансакции , запускаемые одним и тем же агентом, и позволяет арбитру гибко оценивать вес запросов. Арбитр может работать по любой схеме, учитывая, что в любом такте может быть выставлен только один сигнал GNT. Сигналы REQ подведены к СБИС арбитра и сигналы GNT выведены от арбитра индивидуальными проводниками. Это позволяет арбитру в любой момент принять запрос REQ от любого устройства, связанного с магистралью, а также отменить разрешение GNT, данное любому устройству, связанному с магистралью. При инициализации системы арбитр может присвоить один из 2-х уровней приоритетов каждому агенту, при этом мостам обычно присваивают высокий уровень. В пределах уровня магистраль равнодоступна, поскольку, как 72 правило, арбитр предоставляет магистраль всем запросившим задатчикам поочереди вкруговую. Для удобства пользователей, стандартом предусмотрена автоконфигурация систем: чтобы скомпоновать и задействовать систему, пользователю достаточно вставить в разъемы магистралей интерфейсные платы, присоединяющие нужные периферийные устройства. В другие разъемы можно добавить платы памяти, наращивая оперативную память до нужного объема. После вставления плат пользователю не требуется вводить или запускать какие- либо программы – достаточно включить питание и конфигурация завершится сама сабой. Информация о характеристиках подключаемых устройств, необходимая для выполнения алгоритмов конфигурации, содержится в зоне конфигурации основной памяти, а в СБИСах или на платах устройств размещена в регистрах конфигурации. Для процессора-хозяина обеспечен доступ к любым регистрам сразу после подключения устройств- до введения в память системы каких-либо пользовательских программ. В регистрах каждого устройства определен 8-ми разрядный код номера магистрали, к которой присоединено устройство, 5-тиразрядный номер самого устройства и 3 разряда отведены для 8-ми возможных функций устройства. После выполнения собственно конфигурации следует инициализация системы. Функции, запомненные в регистрах устройств, позволяют предоставить устройствам потребные системные ресурсы. При инициализации присваиваются приоритеты прерываний и имена прерываемых устройств. Регистры конфигурации имеют строго определенные адреса в зоне конфигурации изделиях. Вся зона объемом 256 байтов подразделяется на 2 части – 64 байта в позоне регистров с предопределенным назначением и 192 байта в подзоне с кодами, специфичными лишь для данного применения устройства. |