Курсовой проект Косарев Т-1128. Курсовая работа По теме Порядок действий при неисправности локомотивных устройств безопасности
 Скачать 289 Kb.
|
|
1.7.3 Составные части блока электроники Блок электроники локомотивный (БЭЛ) можно разделить функци-онально на следующие устройства: блок внешних соединений, БВС2М; устройство цифровой обработки, УЦО; блок входных устройств, БВУ3Б; вторичный источник питания, ВИП. Через блок БВС2М производится подключение всех внешних сигналов. Кроме того, в БВС2М расположены индикаторы для контроля напряжения электропитания по входам БАТАРЕЯ и «50В». Сигналы от приемных катушек поступают через БВС2М в блок БВУ3Б, где они проходят фильтрацию, кроме того, сигнал канала АЛСН освобождается от несущей и выделяется блоком БВУ3Б в виде огибающей,. Информация о значении частоты несущей канала АЛСН, на которой необходимо осуществлять прием сигнала: 25, 50, 75 Гц, поступает в БВУ3Б из УЦО в виде двухразрядного сигнала «Выбор АЛСН». Преобразованные сигналы АЛС-ЕН и АЛСН из БВУ3Б, а также все остальные входные сигналы из БВС2М поступают в УЦО, где производится их обработка и формируются выходные сигналы, выдаваемые через БВС2М во внешние устройства. Значение выходного сигнала ЭПК возвращается в УЦО (вх. ЭПК) для контроля его состояния. Блок питания вырабатывает из поступающего на него по входу БАТАРЕЯ напряжения две независимые группы напряжений для питания УЦО, БВУ3Б, БВС2М и внешних БИЛ2М и БВД. Назначение блока внешних соединений Блок внешних соединений (БВС2М) входит в состав изделия и предназ-начен для подключения к нему всех внешних цепей, снижения уровня помех, проникающих в изделие из внешних цепей, индикации наличия питания и для преобразования сигнала управления ЭПК из динамического логического сигнала с частотой 44 кГц в сигнал постоянного тока для питания электромагнита ЭПК. БВС2М состоит из корпуса, на котором установлены соединители для подключения к изделию внешних устройств ХТ5-ХТ9, держатели вставки плавкой с плавкими FU1 и FU2, дроссели L1…L3, два усилителя ЭПК, соединители ХТ1 и ХТ2, предназначенные для подключения БВС2М к объединительной плате. Внешние цепи, имеющие высокий уровень помех, подключаются через соединители ХТ7, ХТ8, ХТ9 и идут через проходные фильтры Z1…Z4, либо через фильтры, выполненные на дросселях L4…L39 и проходных конденсаторах С1…С36, установленных в блоке ДК, и ограничи-тели напряжения VD6…VD19, установленные в плате ОН. Вышеперечи-сленные соединители, элементы фильтрации и ограничители напряжения, а также выключатель питания и плавкие вставки, включенные до фильтра, помещены в замкнутый экранированный отсек, образованный корпусами блоков БВС2М и ДК. Питание изделия поступает через соединитель ХТ7, выключатель питания SA1, плавкие вставки FU1, FU2, фильтры Z1…Z4. Индикация наличия питания производится светодиодами, установленными на плате светодиодов СД. Дроссели L2, L3 являются элементами входных фильтров источников вторичного электропитания изделия. Дроссель L1 является элементом входного фильтра усилителей ЭПК. Динамический сигнал управления ЭПК каждого из двух комплектов поступает в соответствующий усилитель ЭПК, где преобразуется в сигнал постоянного тока с номинальным напряжением не менее 37 В. Техническая часть 2.1 Работа аппаратуры комплексного локомотивного устройства безопасности Схема работает следующим образом: сигналы путевых устройств систем АЛСН и АЛС-ЕН, проходящие по рельсовой цепи наводят ЭДС в приемных катушках КПУ-2, которая поступает затем через БК на входы блока БЭЛ2М, где производится их прием и обработка. На блок БЭЛ2М через БК также поступают сигналы от двух датчиков угла поворота Л178, телеметрической системы контроля бодрствования машиниста ТСКБМ, рукояток бдительности РБ и РБС, переключателя маневрового и поездного режима «М/П», ключа ЭПК, контактов контроллера. Блок БЭЛ2М производит обработку поступающей информации и формирует сигналы для отображения на блоке индикации БИЛ2М. На БИЛ2М отображаются: сигналы светофоров: «белый», «красный», «желтый с красным», «желтый», «зеленый» и «белый-мигающий»; количество свободных блок-участков – до 5; направление движения: прямо либо с отклонением; фактическая скорость движения локомотива; сигнал «Внимание» - предварительная световая сигнализация при контроле бдительности или бодрствования машиниста. В блоке БЭЛ2М производится постоянное сравнение фактической скорости со значениями допустимой и контролируемой скоростей. При превышении контролируемой скорости и отсутствии системы САУТ осуществляется периодический контроль бдительности машиниста путем периодического включения сигнала «Внимание» и, через 6 секунд, снятие напряжения с электромагнита ЭПК. При нажатии рукоятки бдительности индикация сигнала «Внимание» прекращается, питание электромагнита ЭПК восстанавливается. При превышении допустимой скорости включается сигнал «Внимание» и снимается напряжение с электромагнита ЭПК. Нажатие на рукоятку бдительности в этом случае не отменяет сигнал «Внимание» и не восстанавливает питание электромагнита ЭПК. Локомотивные устройства КЛУБ исключают несанкционированное движение локомотива осуществляя при каждом трогании, переходе значения фактической скорости Vф = 0 в V 0, дополнительный контроль бдительности. Для исключения опасных отказов основные узлы устройств обработки сигналов в блоке БЭЛ2М, ячейки ЦК, выполнены в двухканальном варианте. 2.2 Работа устройства цифровой обработки В устройстве цифровой обработки выполняется вся логическая обработка информации поступающей в изделие и вырабатываются все выходные воздействия. В рамках конфигурации комплексного локомотивного устройства безопасности устройство цифровой обработки состоит из двух комплектов обработки информации, при этом один из комплектов формирует выходные воздействия, а второй лишь обрабатывает входную информацию, не воздействуя на выходы, то есть находится в «горячем резерве». УЦО состоит из двух комплектов обработчика, один из которых, «активный», управляет выходами, а другой, «пассивный», находится в «горячем» резерве, комплект 1, комплект 2. Комплекты обрабатывают информацию асинхронно и независимо друг от друга. Входные цепи комплектов объединены, выходные цепи также объединены, при этом выходы пассивного комплекта находятся в отключенном состоянии. На структурной схеме наличие выходных и входных цепей комплектов показано включением их в «Шину объединения одноименных сигналов». Исключение составляют сигналы от датчиков скорости, индивидуальные для каждого канала, 1DS1, 1DS2 – от первого датчика, 2DS1, 2DS2 – от второго, а также выходные частотные сигналы к индивидуальным формирователям выходов управления клапаном ЭПК и контрольные входные сигналы от этих формирователей. Координация работы двухкомплектной структуры производится аппаратно посредством обмена признаками активности между комплектами. При инициализации один из комплектов, комплект 1, устанавливается в состояние «активный», а второй в состояние «пассивный».Сигнал «активность» управляет включением или выключением выходных цепей выходных цепей своего комплекта. В случае отказа активного комплекта, его признак активности снимается, переводя свои выходы в отключенное состояние и сообщая второму комплекту об отказе первого от активного состояния. При этом второй комплект, в случае его работоспособности, принимает состояние активности на себя, включая свой признак активности и подключая свои выходы к выходным цепям УЦО. Отказавший комплект производит переинициализацию, сброс, и, в случае возврата в состояние работоспособности, через 10-15 секунд оказывается в «горячем» резерве. Возврат его к его активному состоянию в этом случае может произойти лишь при отказе активного в настоящий момент второго комплекта. Каждый из комплектов ядра системы состоит из двух ячеек: ячейки подключения и ячейки центрального контроллера. Первая из них осуществляет подключение высоковольтных, 50 В, и других внешних цепей к внутренним цепям обработчика, имеющим сигналы ТТЛ/КМОП уровней. При этом внешние и внутренние цепи гальванически развязываются. Ячейка центрального контроллера непосредственно выполняет обработку информации, обеспечивая функционирование системы согласно технологическому алгоритму КЛУБ. Ячейка представляет собой построенное в соответствие с принципами безопасности устройство, являющееся совокуп-ностью двух асинхронно работающих каналов обработки информации и схемы сравнения, являющейся схемой с безопасными отказами, fail-safe, и контро-лирующей идентичность результатов работы каналов. При этом оба канала обрабатывают входную информацию и выдают результаты обработки в схему контроля, но один, канал 0, к тому же формирует воздействия, а другой, канал 1, является дублером, контролирующем первый, и находящимся в то же время под его контролем. Кроме того, оба канала занимаются самотестированием и результаты тестирования также выдают в схему контроля. Для обеспечения постоянного сравнения выходной информации каналы производят выдачу ее в схему контроля синхронно, по линиям ДСК1 и ДСК2, в ответ на синхронно поступающие от СК запросы СК1и СК2. Пока информация от каналов, выданная в СК совпадает, СК вырабатывает частотный сигнал «Fэпк», используя для этого опорный сигнал «Fопорн.ск». Сигнал «Fэпк» далее передается в формирователь выхода ЭПК, в составе которого имеется узел контроля частоты, выключающий выход ЭПК при выходе «Fэпк» за пределы контрольной полосы частот. В случае несовпадения сигналов каналов схема контроля выключает сигнал «Fэпк», обеспечивая при этом выключение выхода ЭПК, переводит сигнал «активность» в состояние «пассивный» и вырабатывает сигнал «отказ». Сигнал «отказ» отключает комплект от системной магистрали. Таким образом, комплект отключается от управления выходами, если он был активным, либо, если он был пассивным, лишается права подключится к ним при отказе активного в настоящий момент комплекта. Далее СК вырабатывает сигналы «Сброс 1» и «Сброс 2», вызывающие переинициализацию каналов комплекта. Кроме выключения выхода ЭПК в случае отказа или сбоя, он может выключаться в соответствии с технологическим алгоритмом. Этим выключением управляют сигналы «УПРэпк1» и «УПРэпк2». В состав каналов комплекта входят : 1) микроконтроллер и его обрамление – ядро, управляющее работой канала; 2) схема предобработки сигналов АЛС-ЕН и ДПС; схема формирования сигналов для САУТ, синхронизируемых общим для каналов сигналом Fопорн. САУТ; адаптер последовательного интерфейса; схема подключения к магистрали. Эти узлы подключены к шинам данных, адреса и управления микрокон-троллера. В каждом канале имеется: 1) память постоянных характеристик, подключаемая к микроконт-роллеру по собственным линиям адреса и управления. К памяти постоянных характеристик подводится также напряжение программирования, UPR, поступающее из БВД, когда он подключен; 2) буфер матричного формирователя, через который микроконтроллер выдает сигналы опроса матрицы входов и тестирования входных цепей, «1.»-«3.», «1.»-«3.», «TEST», и принимаются сигналы о состоянии матричных входов, «1.»-«3.», «1.»-«3.». Канал 0 выдает выходные сигналы через порты выходов и адаптер последовательного интерфейса, подключаемые к его шинам адреса, управления и данных, а также управляет по линиям АПИ0 и АПИ1 коммутатором последовательных интерфейсов, находящихся в ячейке подключения. Каналы обработки имеют возможность обмениваться информацией между собой по линиям ДОВМвых и ДОВМвх. Они осуществляют обмен принятой ими ассинхронно входной информацией для обеспечения ее идентичности в каналах перед использованием для обработки. В случае несовпадения входных сигналов в течение заданного допустимого интервала времени каналы инициируют срабатывание схем контроля, переводя тем самым комплект в состояние отказа. 2.3 Устройство и работа ячейки центрального контроллера Ячейку центрального контроллера (ЦК), управляющую работой системы в рамках алгоритма КЛУБ, можно разделить функционально на следующие три части: каналы обработки информации А1, А2; порты выходов и адаптер последовательного интерфейса, подключенные только к каналу 0; 3) схема контроля. Каналы обработки информации построены на базе микроконтроллера 1830ВЕ31 (INTEL 8031). Микроконтроллер и обрамление состоят из узлов: микроконтроллер D1 с цепями генератора опорной частоты Fclk = 12 мГц; регистр младшего байта адреса D2; перепрограммируемое запоминающее устройство, ПЗУ; оперативное запоминающее устройство, ОЗУ, емкостью 256 байт и порты ввода – вывода, входящие в состав микросхемы D7 1821РУ55 (INTEL 8155); 5) дешифратор адреса D4, вырабатывающий сигналы разрешения выборки периферийных модулей «CS0» - «CS5»; 6) делитель опорной частоты D3, вырабатывающий сигнал «CLK», являющийся опорным для периферийных модулей, для использующихся модулей его частота не должна превышать 2 МГц; в данном случае Fclk = 12 Мгц/8 = 1,5 МГц. Схема предобработки АЛС-ЕН состоит из таймера D9, триггера D12.1, элементов D11.1, D11.2 и входного инвертора – триггера Шмитта D16.1. Таймер Т0 микросхемы D9 вырабатывает сигнал опорной частоты «NKSSTR». Частота его вдвое меньше частоты несущей АЛС-ЕН. Нулевое значение «NKSSTR» устанавливает триггер D12.1 разрешения счета таймера Т1 («NKSSTR»), разрешая тем самым счет импульсов «CLK» этому таймеру. Установка триггера происходит за счет задержки в единичном состоянии сигнала на входе «S» триггера после снятия его на входе «R». При поступлении переднего фронта сигнала АЛС-ЕН триггер D12.1 переходит в состояние запрещения счета. Безусловный сброс этого триггера производится при значении «NKSSTR» равен 1. При значении «NKSSTR» равен 1, которое контроллер считывает через вход РС.0 D7, производится считывание значения счетчика «NKSSTR», то есть сдвиг фазы в количестве периодов «CLK» между опорным и входным сигналами АЛС-ЕН. Разность фаз во входном сигнале определяется по изменению считываемого из «NKSSTR» сдвига фазы. Период сигнала «NKSSTR» вдвое больше периода несущей АЛС-ЕН, так как фронт несущей должен при любом сдвиге фаз прийтись на разрешающий счет полупериод «NKSSTR». Схема предобработки сигналов от ДПС состоит из триггеров D13, D11.3 и входных инверторов – триггеров Шмитта D16.2. Работа заключается в устранении «дребезга» сигналов от ДПС в момент их перехода из одного состояния в другое и счете количества периодов этого сигнала. Сигналы «DPS» и «DPS2» сдвинуты по фазе таким образом, что в момент переключения одного состояния другого установилось, то есть его дребезг окончен, и это состояние может фиксироваться для дальнейшего использования. Пот каждому фронту сигнала «DPS1» схемой, собранной на D.11.3, D13.1 вырабатывается короткий импульс, по которому триггер D13.1 запоминает состояние сигнала «DPS2». Сигнал с выхода D13.1 поступает на D9, который подсчитывает число импульсов за единицу времени. Память постоянных характеристик состоит из электрического перепрограммируемого ПЗУ D10 и схемы подключения напряжения программирования. Последняя состоит из проходного транзистора VT1 с резистором R19, диода VD1 для подачи 5 В при закрытом VT1 на вывод URP ПЗУ и элементов управления транзистором D17.4, D18.3, R3 и R14. После аппаратной инициализации сигнал «UPR» с выхода D7 находится в состоянии высокого импеданса, а при программировании порта РА на вывод он оказывается равным «1». В обоих случаях выход D18.3 закрыт и транзистор VT1 не пропускает напряжение на ПЗУ. Оно подается при установке «URP» равным 0. Используемый объем ПЗУ – 64 двухразрядных слова, адрес «AEPR0» - «AEPR5», данные двунаправленные «DEPR0», «DEPR1». Буфер матричного формирователя представляет собой усилитель сигна-лов «1.» -«3.» и «TEST» на D19 считываемый программно через порт Р1, и приемник сигналов «.1» -«.3» D15, опрашиваемый программно через порт РВ. Схема выборки сигналов для САУТ формируют сигналы «САУТ1» и «САУТ2» в таймерах D8 своих каналов, которые являются синхронными благодаря общему сигналу на счетных входах «FSAUT», вырабатываемому в таймере Т1 микросхемы D8 канала 2. Адаптер последовательного интерфейса построен на микросхеме D14 и источнике опорной частоты для приема и передачи – таймер микросхемы D7. Адаптер работает в асинхронном режиме. Программно устанавливаемые разряды «RTS» и «DTR» используются для выработки адреса коммутатора последовательного интерфейса, «A0ISO», «A1ISO» или «АПИ0», «АПИ1». Схема подключения к магистрали состоит из выходного (в магистраль) и входного (в магистраль) узлов. Выходной узел передает информацию из линии «TxD», управляющей через D18.4 оптроном DA8, обеспечивающим гальваническую развязку канала и сети, и через него выходным транзистором VT3. Информационная линия сети «NET» подключена к коллектору VT3. Общим проводом является линия «-NET», питающая цепь – «+NET». При «TxD» равным 0 NET будет равен 0; аналогично для логической 1. Кроме того запрещает работу выходного узла сигнала «FAIL» равный 1, отказ комплекта, проходя через D11.4, D18.5. Входной узел построен на VT2, R5, R6, DA7, R21, R22 и передает информацию из сети «NET» в линию «RxD», выполняя при этом гальваническую развязку. Узлы порта выходов состоят из регистров D21 и D22, в которых формируются сигналы в ячейку подключения «OUT0»-«OUT5» и «SET1»-«SET3», а также сигналы в БВУ3Б «SELASN0», «SELASN1» и «RALSN», и формирователей сигналов занесения информации в эти выходные регистры, D25.1, D25.2/ При этом, для пассивного комплекта, «ACTIVE» равным 0, регистр D21 принудительно установлен в 0, а регистр D22 – в состояние высокого импенданса по выходу. Таким образом, производится отключение выходов пассивного комплекта. Схема контроля работает следующим образом. Контрольный сигнал частотой 44 кГц и скважностью равной 2 поступает на инвертор D19.3 с открытым коллектором. Коллекторный резистор инвертора выполнен в виде резистивного делителя напряжения на резисторах R37 и R38. С этого делителя сигнал через резистор R42 подается на базу транзистора VT10, управляющего оптопарой DA3 усилительного каскада и выходной оптопарой DA4. На базу транзистора VT10 подается также по цепи обратной связи отрицательное напряжение, являющееся признаком нормальной работы схемы контроля, признак включенного состояния – положительное напряжение в цепи обратной связи. Соотношением номиналов резисторов плеч делителя R37, R38 задается ключевой режим работы управляющего транзистора VT10. В базе транзистора VT10 происходит сложение, сравнивание, входного тока, задаваемого резис-тором R39. При открытом выходе инвертора D19.3 открывающий ток обратной связи в базе управляющего транзистора VT10 превышает закрывающий входной ток и транзистор VT10 открыт; при закрытом входе – наоборот. Таким образом осуществляется динамика работы управляющего транзистора VT10 при нормальной работе схемы контроля. Тип p-n-p транзистора VT10 выбран исходя из того, что все имеющиеся в схеме напряжения питания имеют положительную полярность и являются запирающими для транзисторов дан-ного типа. Соединенные последовательно оптопары DA3 и DA4 включены параллельно управляющему транзистору VТ10 и являются его нагрузкой. Таким образом, при динамической работе управляющего транзистора VT10 оптопары DA3 и DA4 работают также в динамике. Оптопара DA3 управляет усилительным каскадом на микросхеме D41. При наличии тока через входной светодиод отопары DA3 открывается выходной транзистор этой оптопары, в результате чего на входе микросхемы D41 появляется уровень логического нуля. При отсутствии тока через входной светодиод оптопары ее выходной транзистор закрыт и через резистор R40 на вход микросхемы D41 подается потенциал логической единицы. На элементах С39, VD17, VD19 собрана схема формирования напряжения отрицательной полярности, на выходе которой находится накапливающий конденсатор С23. Выходное напряжение отрицательной полярности подается на управляющий транзистор VT10. Таким образом, пока по цепи обратной связи подается питание на управляющий каскад, схема контроля находится в рабочем состоянии. Схема контроля выключается при пропадании питания с диодного моста VD10…VD13, например, кратковременное пропадание питания при рассогласовании информационных контролируемых сигналов. После включения схема будет находиться в устойчивом состоянии. Для ее включения необходимо оформить запускающий импульс. Информационные контролируемые сигналы складываются на элементах сложения, представляющих собой диодный мост VD10…VD13, с выхода которого питание подается на усилительный каскад. Оптопара DA4 является выходным элементом схемы контроля, на гальванически развязанном выходе, которого присутствует частота 44 кГц, частота контрольного сигнала. Для формирования сигнала запуска схемы контроля необходимо открыть транзистор VT7, создающий цепь разряда конденсатора С22, заряжающийся через резистор R51, на конденсатор С23, являющийся накопительным конденсатором в цепи обратной связи схемы контроля. В момент запуска при заряде конденсатора С23 до порога срабатывания управляющего каскада начинает переключаться оптопара DA3, управляющая усилительным каскадом и через схему формирования отрицательного напряжения начинается подпитка конденсатора С23. Схема контроля включается в рабочее состояние. После подачи электропитания на входе триггера Шмитта D40.8 присутствует «0». Потенциал «1» с выхода D40.10 устанавливает в исходное состояние схему запуска, в том числе в делителе D23 и D24 записывает коэффициенты деления 5000 и 1800 соответственно, а через элементы D42 и D39.6 формирует сигналы «RST» и «RST2», поступающие в каналы обработки информации для сброса микроконтроллеров. Начинается разряд конденсатора С24 через резистор R27. При заряде конденсатора С24 до порога срабатывания триггера Шмитта D40.8 последний переключится, на выводе D40.10 появится потенциал «0», разрешающий работу схемы запуска. Сигнал «SKL1» частотой 750 кГц с D3.7 поступает на делитель D23.1. После появления разрешения на входе D23.11 с выхода делителя D23.23 начинают выдаваться положительные импульсы длительностью 1,33 мкс с периодом 6,7 мс, поступающие на вход счетчика D44.2. При приходе четвер-того импульса, то есть через 27 мс, сигнал с D44.5 переключает триггеры D42, которые через D25.13 сбрасывают D44 в исходное состояние, через D39.6 снимают сигналы сброса «RST» и «RST2» и разрешают работу делителя D24. Сигнал с D 44.5 также через триггер D43.2 разрешает работу счетчика D44.2. После снятия сигнала сброса микроконтроллеры запускаются в работу с начала алгоритма, проводя начальную инициализацию элементов каналов обработки, и в определенный момент разрешают выдачу с таймера D6 сигналов «FBASE» частотой 44 кГц на схему контроля и «TIME» частотой 1 кГц на микроконтроллер и схему запуска. С D44.13 подается положительный сигнал «START» длительностью 4 мс, поступающий через R36 на VT7 для формирования сигнала запуска схемы контроля, по которому на С23 образуется отрицательное напряжение величиной около минус 5 В. К этому моменту на VT10 уже поступает сигнал «FBASE», по которому запускается цепь формиро-вания отрицательного напряжения на С23. Сигнал «FBASE» через оптрон DA1 подается на VT11 для формирования выходного сигнала «FEPК», а через D38.1 и VD10 заряжает конденсатор С25. Поэтому сигнал на D40.11 «FAIL1» низкого уровня свидетельствует о нормальной работе схемы контроля и всей ячейки ЦК. При выключении схемы контроля из рабочего состояния на выходе D40.11 и, соответственно, на входе D40.5 через 50 мс сформируется сигнал «1», по которому через D40.2, D38.4 и D42 произведется перезапуск ячейки ЦК, через 30 мс после появления сигнала «FAIL1». Если сигнал «FAIL1» постоянно высокого уровня, то с делителя D24 регулярно через 12 секунды выдаются положительные импульсы, запускающие через D42.12 мультивибратор на D43.1, который через D40. 6 производит перезапуск ячейки ЦК. Если после перезапуска до истечения 12 секунд вновь появится сигнал «FAIL1» - брак, то повторный перезапуск ячейки ЦК произойдет только через 12 секунд после появления сигнала «FAIL1», так как низкий уровень потенциала с D42.12 будет запрещать через D43.2 работу D44.2 и формирование на D44.13 сигнал перезапуска «START». Высокий потенциал на D42.12 появится только после прихода через 12 секунд импульса с делителя D24. Резистор R44 необходим для исключения влияния конденсатора С22 на чувствительность схемы контроля. Этот же резистор является ограничителем тока заряда конденсатора С23. Поэтому существует минимальная величина емкости конденсатора С22 равная 0,47 мкФ, для которой конденсатор С22 накапливает достаточно энергии для заряда конденсатора С23 до порога срабатывания управляющего каскада. Увеличение емкости конденсатора С22 нецелесообразно вследствие ухудшения чувствительности схемы контроля. В данной ячейке схема контроля нетермостабильна вследствие установки навесных нетермостабильных элементов. Информационные контролируемые логические сигналы должны иметь одинаковую частоту и быть противофазными. Рассогласование сигналов ведет к выключению схемы контроля. Противофазные контролируемые логические сигналы с выходов регистров D32 и D33 подаются на входы микросхем, осуществляющих двухтактное управление усилителем с двухтактным выходом. Микросхемы должны быть с открытым коллекторным входом для перехода на более высокое напряжение питания +12 В схемы контроля. Резисторы R33 и R35 необходимы для ограничения импульсов сквозного тока при переключениях транзисторов. |