Основы электротехники. Учебник для высшего профессионального образования вт. Еременко, А. А. Рабочий, А. П. Фисун и др под общ ред вт. Еременко. Орел фгбоу впо Госуниверситет унпк, 2012. 529 с
 Скачать 7.28 Mb.
|
|
F = х * х * х + х * х * х + х х * х + х * х * х + х х * х. Используя теорему Шеннона, получим произведение сумм переменных, для чего ещё раз инвертируем инверсию функции F: F = F = (х+ х+ х) * (х+ х+ х) * (х+ х+ х) * (х+ х+ х) * (х+ х+ + х. Каждый сомножитель в полученном выражении состоит из суммы тех переменных, для которых функция обращается в нуль в соответствии с таблицей истинности. Такие суммы называют конституен- тами нуля или макстермами. Произведение макстермов определяет СКНФ функции F. 18.4. Понятие о минимизации логических функций Минимизация функции – это упрощение формы её записи с целью реализации с наименьшим числом элементов. Алгебра логики располагает рядом приёмов, разработанных на основе её законов, позволяющих производить минимизацию достаточно просто. Если число переменных не превышает х, удобен метод карт Карно. Карта Карно представляет собой графическое изображение значений всех возможных комбинаций переменных – это по сути наглядное представление всех минтермов заданного числа переменных, размещенных в клетках карты определенным образом. Для представления способов размещения минтермов изобразим карты Карно (рис. 18.7) для 2, 3 их переменных и запишем в клетки соответствующие мин- термы. Рис. 18.7. Карты Карно для двух (х, у, трёх (z, x, y) и четырёх (z, v, x, y переменных) В карте минтермы расположены так, что минтермы соседних клеток отличаются значением только одной переменной. При этом соседними считаются также крайние клетки столбца или строки. Прямое значение переменной обозначается символом 1, инверсное значение. Порядок чередования значений переменных в строках и столбцах 00, 01, 11, 10 (как показано на рис. 18.7). Минтермы минимизируемой функции отмечают единицами в соответствующих клетках карты. Минтермы, не входящие в функцию, отмечают в клетках нулями или пустыми клетками. На основании дистрибутивного (распределительного) законах+ ух х + + у, а также логических соотношений х + 0 = х, х +1=1, х + х = 1, х * х = 0 можно доказать, что группа из двух минтермов , находящихся в соседних клетках, может быть заменена одним логическим произведением, содержащим на одну переменную меньше. Если соседними являются две пары минтермов, то такая группа из четырех мин- термов может быть заменена произведением, содержащим уже на две переменные меньше и т. д. В общем случае наличие 2 n соседних минтермов позволяет заменить их произведениями, содержащими на n (n=1. 2 3) переменных меньше. В этом и состоит суть метода минимизации с применением карт Карно (карты Карно часто называют диаграммами Вейча) [46]. Рассмотрим процесс минимизации на примере функции х переменных х, у ,z, v, заданной следующим логическим выражением F = у v z + x у v + уху. Для представления функции F в виде логической суммы мин- термов преобразуем её следующим образом каждое слагаемое умножим на единичное значение, образованное логической суммой прямого и инверсного значения той переменной, которой недостаёт для полного набора в каждом слагаемом. F = y v z ( x + x) + x y v ( z + z ) + y v z ( x + x ) + x y z ( v + v ) = = x y v z + x y v z + x y v z + x y v z + x y v z + x y v z + x y v z + x y v z . Заменяя группы повторяющихся выражений одним соответствующим выражением, получим функцию в виде СДНФ: F= x y v z + x y v z + x y v z + x y v z + x y v z + x y v z . Анализ показывает, что функциях переменных получена в виде суммы шести минтермов (в каждом слагаемом содержатся все переменные и нет одинаковых слагаемых. Для осуществления минимизации следует использовать карту Карно для х переменных. Таким образом, в карте Карно из шестнадцати клеток функцию будут представлять минтермы, размещённые в шести клетках. Обозначая места размещения минтермов в клетках единицами, заполняем карту, как показано на рис. 18.8. Рис. 18.8. Карта Карно для минимизируемой функции Выделяем группы соседних минтермов, учитывая, что крайние клетки столбцов и строк являются тоже соседними. На карте выделенные группы отмечены пунктирными контурами и цифрами мелкого шрифта. Первая группа x yv z + x y v z = x y z. Вторая группа. Третья группа x y v z + x y v z = y v z. Итак, минимизированная функция, выраженная в ДНФ, будет иметь вид F = x y z + y v z + y v z. Непосредственная реализация функции по полученному выражению требует использования четырёх инверторов, двух логических элементов ИЛИ, трёх логических элементов И стремя входами. Такая реализация нерациональна. Сточки зрения уменьшения аппаратных затрат часто желательно иметь функцию в виде произведения. Для преобразования функции воспользуемся теоремой де Моргана (Шен- нона, дважды инвертируя минимизированную функцию F = x y z + y v z + y v z; F = x y z * y v z * y v z. В полученном выражении отсутствуют операции логического сложения, следовательно, аппаратная реализация может быть осуществлена без логических элементов ИЛИ. Следует отметить, что минимизация логических выражений имеет целью обеспечение условий оптимальной реализации электронных устройств, использующих логические элементы. Критерии оптимальности при этом определяются конкретными условиями проектирования и использования электронных устройств. Здесь эти вопросы не рассматриваются, поэтому покажем только упрощенную структурную схему алгоритма минимизации сложной логической функции (рис. 18.9). Рис. 18.9. Структурная схема алгоритма минимизации логической функции 18.5. Структура и принцип действия логических элементов Для построения логических элементов, как устройств электронной техники, в основном используются элементы Шеффера и Пирса, которые являются основными представителями современной потенциальной системы логических элементов. Можно доказать, что достаточно иметь набор одинаковых логических элементов (И-НЕ либо ИЛИ-НЕ), чтобы только на них построить все многообразие логических схем. Однако такой способ чаще всего оказывается нерациональным, так как требует большого количества этих элементов. На практике в состав серий цифровых схем, выпускаемых промышленностью, входят не только указанные элементы (И-НЕ, ИЛИ-НЕ), но и другие элементы, обладающие большим разнообразием по способу их выполнения, по компоновке и числу входов и выходов. Логические элементы по виду реализуемой функции подразделяют на простейшие элементы одноступенчатой логики (И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ) и элементы двухступенчатой логики (И-ИЛИ, И-ИЛИ-НЕ и др. На рис. 18.2, 18.3 и 18.4 показаны элементы одноступенчатой логики. На рис. 18.10 показаны примеры условных графических обозначений двухступенчатых элементов. Рис. 18.10. Примеры двухступенчатых логических элементов Обозначение элемента 2-2И-ИЛИ-НЕзначит, что в составе микросхемы имеются два двухвходовых элемента И, выходы которых подключены к входам элемента ИЛИ, выход которого подключен к входу элемента НЕ, выход элемента НЕ является выходом всей микросхемы. Таким образом, водной микросхеме имеются все три основных элемента. Построение элемента 2-2И-ИЛИ-НЕс помощью простейших элементов показано на рис. 18.11. Рис. 18.11. Структурная схема элемента 2- И ИЛИ НЕС помощью базовых операций, используемых в двухступенчатой логике, выполняются некоторые функции, нашедшие широкое применение в электронных системах. Примерами таких функций являются ЗАПРЕТ, ИМПЛИКАЦИЯ (вовлечение, ИСКЛЮЧАЮЩЕЕ ИЛИ. Таблицы истинности и УГО элементов, реализующих перечисленные функции, показаны на рис. 18.12 и 18.13: Функция ЗАПРЕТ Функция ИМПЛИКАЦИЯ Рис. 18.12. Условные изображения, таблицы истинности и аналитическое представление дополнительных логических функций Рис. 18.13. Изображение, таблица истинности и структурная схема логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ Выпускается несколько серий микросхем, наибольшее распространение из которых получили серии логических элементов ТТЛ (транзисторно-транзисторная логика, ТТЛШ (на транзисторах Шотт- ки), ЭСЛ (эмиттерно-связанная логика, КМОП (на комплементарных МОП- транзисторах. Характерной особенностью логических элементов (ЛЭ) ТТЛ является использование на входах многоэмиттерных транзисторов. Рассмотрим электрическую принципиальную схему элемента 4И- НЕ (риса, условное графическое обозначение которого показано на рис. 18.14, б. Схема содержит четырехэмиттерный транзистор VT1 на входе, промежуточный усилитель (VT2) и выходной усилительный каскад на транзисторах VT3, VT4. Работает логический элемент следующим образом. Многоэми- терный транзистор в исходном состоянии (при наличии источников входного сигнала) может находиться либо в состоянии насыщения если хотя бы один из входных сигналов равен 0, а остальные 1), либо в состоянии отсечки, когда все входные сигналы – 1. Если транзистор насыщен, то транзистор VT 2 закрыт, так как его базовое напряжение близко к нулю. Соответственно закрыт транзистор VT 4 , так как его базовый ток мал. Рис. 18.14. Электрическая принципиальная схема логического элемента 4И-НЕ (аи его условное обозначение (б) Транзистор VT 3 открыт базовым током, протекающим через резистор. Напряжение источника Е через резистор R 4 , открытый транзистор и диод VD 1 попадает на выход, те. на выходе получим уровень, соответствующий 1. Таким образом, при появлении на входе хотя бы одного сигнала с уровнем, соответствующим логическому нулю, на выходе будем иметь уровень, соответствующий логической единице. Если на все четыре входа подать уровень сигнала, соответствующий логической единице, транзистор VT1 окажется в режиме отсечки, однако по цепи база- коллектор VT1 – база-эмиттер транзистора VT2 будет протекать ток, достаточный для открытия транзистора VT2 , и, соответственно, транзистора VT4. Открытый транзистор VT2 шунтирует базовую цепь транзистора VT3 ион закрывается, отсекая выход Y от источника питания. На выходе появляется низкий уровень сигнала, соответствующий логическому нулю. Следовательно, рассматриваемая схема реализует функцию И-НЕ по отношению к сигналам, подаваемым на любой (или на все) из четырех входов. Примером микросхемы, в которой используются все три основные логические функции, может служить элемент ТТЛ И- -ИЛИ-НЕ, принципиальная схема которого показана на рис. 18.15. Рис. 18.15. Электрическая принципиальная схема элемента 2-2И-ИЛИ-НЕ Функцию Ив этой схеме выполняют двухэмиттерные транзисторы VT1 и VT2 , функцию ИЛИ – транзисторы VT3 , VT4 . Принцип действия каждой пары транзисторов (VT1,VT2), (VT3, VT4) практически не отличается от работы транзисторов VT1 , VT2 схемы риса. Для появления сигнала 0 на выходе логического элемента безразлично, открыт только один из транзисторов VT1 , VT2 или открыты оба, что соответствует реализации функции ИЛИ. Выводы, обозначенные ЕХ, служат для подключения специальных схем расширителей по входу, с помощью которых можно увеличить количество входных сигналов [1,2]. 18.6. Основные параметры и характеристики логических элементов Схемотехническая реализация цифровых логических устройств осуществляется на основе ряда типовых (базовых) функциональных элементов. Классификацию параметров и характеристик логических элементов можно произвести последующим признакам. 1. Функциональные признаки а) реализуемая логическая функция б) нагрузочная способность (коэффициент разветвления по выходу) Кр в) коэффициент объединения по входу Ко. Статические характеристики а) входные, б) выходные, в) передаточная, г) уровни сигналов, соответствующих логической единице и логическому нулю, д) статическая помехоустойчивость. 3. Импульсные и переходные характеристики (динамические а) среднее время задержки распространения сигнала, б) предельная рабочая частота, в) необходимая скорость нарастания управляющего напряжения на входе логического элемента, г) динамическая помехоустойчивость. 4. Требования к источнику питания а) потребляемая мощность, б) входные токи при входных напряжениях низкого и высокого уровняв) напряжение источника питания и допустимые отклонения от номинального значения. 5. Климатические признаки а) диапазон рабочих температур, б) влагоустойчивость и др. 6. Конструктивные и другие признаки а) вес, б) габариты, в) стоимость и т.д. Краткое описание основных параметров и характеристик приводится ниже. Нагрузочная способность логического элемента характеризуется коэффициентом разветвления Кр, который показывает, какое число логических входов устройств этой же серии может быть одновременно присоединено к выходу данного логического элемента без нарушения его работоспособности. Увеличение Кр расширяет логические возможности элемента, позволяет уменьшить число элементов в цифровом устройстве. Однако это увеличение ухудшает другие параметры быстродействие, помехоустойчивость, увеличивает потребляемую мощность. По этой причине в составы серий цифровых интегральных схем часто входят логические элементы с различной нагрузочной способностью основные – с Кр = 4-10 и буферные – с Кр = 20-50. Это позволяет более гибко проектировать цифровые устройства, достигая оптимальных показателей по потребляемой мощности и количеству логических элементов. Коэффициент объединения по входу Ко характеризует максимальное число логических входов функционального элемента. С увеличением Ко расширяются логические возможности схемы за счет выполнения функций с большим числом аргументов на одном базовом логическом элементе, однако это ухудшает нагрузочную способность, помехоустойчивость и быстродействие. Обычно логические элементы выполняются с Ко = 2-8. Увеличение Ко сверх 8 обеспечивается за счет применения специальных логических расширителей. Статические характеристики рассмотрим на примере характеристик базового элемента серии 155 [46] (серия устаревшая. Передаточная и входная характеристики базового элемента ТТЛ серии 155 приведены на рис. 18.16. Рис. 18.16. Передаточная (аи входная (б) характеристики логического элемента ТТЛ На характеристиках можно отметить следующие параметры U вх1п ≈ В U вх0п ≈ В U вых1 ≈ В U вых0 ≈ В, где U вх1п ,U вх0п – пороговые напряжения соответственно высокого и низкого уровней – это наименьшее (U вх1п ) или наибольшее (U вх0п ) значения соответствующих уровней, при которых начинается переход логического элемента в другое состояние. Входная характеристика (см. рис. 18.16, б) показывает, что при U вх › 4 В начинается заметный рост входного тока. По этой причине для логических элементов серии ТТЛ недопустимо увеличение U вх свыше 5 В. Выходные характеристики элементов ТТЛ имеют вид, показанный на рис. 18.17. Рис. 18.17. Выходные характеристики логических элементов ТТЛ для сигналов низкого (аи высокого (б) уровней По характеристикам видно, что уровень выходного сигнала существенно зависит от величины сопротивления нагрузки. При заданных допустимых значениях уровней выходных напряжений нагрузка не должна превышать допустимых значений. Поэтому в составе серий микросхем различают микросхемы с нормальной и повышенной нагрузочной способностью. Например, в серии 155 микросхемы с I вых0 ≤ мА, Кр ≤ 10 относятся к микросхемам с нормальной нагрузочной способностью, а схемы с повышенной нагрузочной способностью имеют I вых0 = мА. По выходным характеристикам можно определить, что выходные сопротивления логических элементов ТТЛ имеют небольшую величину. По этой причине нельзя объединять между собой выходы нескольких ТТЛ ЛЭ, так как в случае разных уровней выходных сигналов через выходные транзисторы ЛЭ (см. рис. 18.15) будут протекать большие токи. Чтобы осуществлять непосредственное соединение выводов нескольких логических элементов между собой и получать разные уровни выходного сигнала используют схемы с открытым электродом, например коллектором, те. схемы, на выходе которых установлен транзистор, коллекторная цепь которого оставлена свободной [22]. Следует заметить, что открытым может быть не только коллектор, но и эмиттеру биполярных транзисторов, а также сток или истоку полевых. Быстродействие логического элемента характеризуется временем задержки распространения сигналов при включении з, выключении з и средним временем – t зс (рис. 18.18). Рис. 18. 18. Определение времени задержки распространения сигнала аи изменение амплитуды импульсной помехи с изменением её длительности (б) Время задержки распространения сигнала при включении ЛЭ – это интервал времени между входными выходным импульсами при переходе выходного напряжения от уровня логической единицы к уровню логического нуля, измеренный на уровне 0,5 амплитуды. Аналогично время задержки распространения сигнала при выключении ЛЭ – это интервал времени между входными выходным импульсами при переходе выходного напряжения от уровня логического нуля к уровню логической единицы, измеренный на уровне 0,5 (риса. Среднее время задержки распространения – это интервал времени, равный полусумме времен задержки распространения сигнала при включении и выключении логического элемента t зс = ( з + з) / 2. (18.6) Различается статическая и динамическая помехоустойчивость логического элемента. Статическая помехоустойчивость определяется как минимальная разность между значениями выходного и входного сигналов данного логического уровня п = U вых1 – U вх1 , п = U вх0 – U вых0 . (18.7) Из (18.7) можно заключить, что статическая помехоустойчивость – это минимальное значение напряжения помехи на выходе ЛЭ, которое может вызвать срабатывание подключенного к нему ЛЭ. Помехи могут быть импульсными. При малых длительностях помехи, меньших или соизмеримых с t зс , напряжение помехи может быть значительно больше напряжения статической помехи и не вызывать срабатывания ЛЭ. Это объясняется наличием емкостей между элементами микросхемы, емкостей полупроводниковых структур, проявляющихся при больших частотах сигналов. Динамическую помехоустойчивость обычно характеризуют графиком, связывающим длительность и амплитуду допустимой помехи (см. рис. 18.18, б. Важным параметром логического элемента является потребляемая мощность Р п или ток потребления п , которые приводятся в каталожных данных. В целях сравнения между собой микросхем отдельных серий иногда используют интегральный параметр, называемый энергией переключения Э п = Р п * t зс (18.8) |