Основы электротехники. Учебник для высшего профессионального образования вт. Еременко, А. А. Рабочий, А. П. Фисун и др под общ ред вт. Еременко. Орел фгбоу впо Госуниверситет унпк, 2012. 529 с
 Скачать 7.28 Mb.
|
|
19. КОМБИНАЦИОННЫЕ ЛОГИЧЕСКИЕ УСТРОЙСТВА Ранее уже отмечалось, что к комбинационным устройствам относятся функциональные узлы, в которых отсутствуют элементы памяти. Состояние комбинационного узла однозначно определяется комбинацией входных сигналов в данный момент и не зависит от предыдущего состояния. К таким узлам относятся шифраторы, дешифраторы, сумматоры, мультиплексоры, демультиплексоры, компараторы, преобразователи кодов и другие. 19.1. Шифраторы и дешифраторы Шифратор – это функциональный узел, преобразующий поступающие на его входы сигналы (команды) в разрядный двоичный код. Командами могут быть, например, десятичные цифры. Построим шифратор, преобразующий десятичные цифры в нормальный двоичный код (НДК). Функциональное описание такого шифратора представим в виде таблицы истинности, в которой кодируемые цифры обозначим переменной Х , где n = 0 … 9, а в качестве кода, присвае- мого кодируемым цифрам, выберем четырехразрядный двоичный код. В табличной форме числа а а представлены как функции аргументов Х, принимающих различные значения десятичных цифр. Код число а а а а Для синтеза схемы, реализующей указан- Х 0 0 0 0 ные функции, записываем их представления Х 0 0 0 1 в аналитической форме по табличным дан- Х 0 0 1 0 ным а =Х 1 +Х 3 +Х 5 +Х 7 +Х 9 ; а Х +Х +Х +Х Ха Х + Х + Х + Ха Х + Х. В полу- Х 0 1 0 0 ченных выражениях знак + обозначает логи- Х 0 1 0 1 ческую операцию ИЛИ, поэтому очевидная Хне минимизированная) структура устройст- Х 0 1 1 1 ва должна содержать четыре дизъюнктора, Х 1 0 0 0 каждый из которых имеет разное число вхо- Х 1 0 0 1 дов (рис. 19.1). Дешифратор – это функциональный узел, преобразующий разрядный двоичный код в комбинацию выходных сигналов команд Рис. 19.1. Структурная схема и интегральное изображение шифратора разрядный код дает 2 n наборов входных переменных, которые могут превратиться в 2 n выходных сигналов. В этом случае дешифратор называют полным. Если число выходных сигналов меньше то дешифратор неполный. Методика построения простейшего дешифратора, имеющего два входа и четыре выхода (дешифратор 2 – 4), рассмотрена ниже. Составляем таблицу функционирования дешифратора, исходя из его функционального назначения 2 разрядный код, подаваемый на вход, должен быть превращен на выходе в четыре выходных сигнала. Пусть таким выходным сигналом будет позиционный код, в котором значение определяется положением «1» в цепочке нулей. Входной код Выходной сигнал Рассматривая логические перемена ах х х х 3 ные «x» как функции входных логических переменных запишем 1 0 0 1 0 0 логические выражения для выходных сигналов ха ах а ∙ ах а ∙ ах а ∙ а Анализ полученных выражений показывает, что структурная схема, реализующая функцию разрабатываемого дешифратора, должна содержать два инвертора и четыре двухвходовых конъюнкто- ра. Синтезированная таким способом структурная схема и её интегральное изображение представлены на рис. 19.2. Рис. 19.2. Структурная схема дешифратора 2 – 4 и его интегральное изображение Реальные дешифраторы обычно снабжены дополнительным входом, разрешающим или запрещающим выполнение основной функции. Например, в схеме рис. 19.2 можно снабдить каждый конъюнктор дополнительным входом, объединить эти входы и обеспечить внешний доступ к ним (обычно этот дополнительный вход обозначают буквой Е. Если на вход Е подать логический 0, функции дешифратора будут запрещены, а на выходах установится инверсный (нулевой) уровень выходного сигнала. Логическая 1, установленная на дополнительном входе Е, не препятствует работе дешифратора. Аналогичным способом можно синтезировать дешифраторы) и т.д. Более сложные дешифраторы можно построить на основе каскадного соединения простых. В качестве примера рассмотрим структурную схему дешифратора (4-16), построенного на основе дешифратора (2- 4) (рис. 19.3). Рис. 19.3. Дешифратор (4-16) на основе дешифраторов (2-4) В этом дешифраторе вторая ступень выполнена на матрице двухвходовых конъюнкторов, активируемых сигналами, поступающими с выходов дешифраторов (2-4). Запрещение работы дешифратора может осуществляться либо по вертикальным, либо по горизонтальным шинам, при этом на одном из входов разрешения ЕЕ должен присутствовать сигнал логической 1. Дешифратор (5-32) может быть составлен из одного дешифратора (2-4) и четырех дешифраторов (3-8), управляемых по входу разрешения выходными сигналами дешифратора (2-4) [43]. 19.2. Мультиплексоры и демультиплексоры Мультиплексор – это функциональный узел, который осуществляет управляемую коммутацию логических сигналов с входных линий на одну выходную линию. Коммутация определенной входной линии осуществляется в соответствии с двоичным адресным кодом, установленным на адресных входах мультиплексора. Если адресный код имеет n разрядов, то можно осуществить коммутаций входных линий на одну выходную, следовательно, мультиплексор с разрядным адресным входом может иметь любое число входных линий, не превышающее В качестве примера рассмотрим методику построения мультиплексора, осуществляющего коммутацию четырех входных линий х, х, х, хна выходную линию Y. Число разрядов адресных входов определяется по выражению n = log 2 N, где N – число входных линий округляется в сторону увеличения. В нашем случае n=2. Для определения структуры составляем таблицу функционирования мультиплексора, обозначив адресные входы символами а , а 1 По данным таблицы можно записать характеристическое уравнение данного мультиплексора Y = а ах+ а ах+ а ах+ а ах а а Y Анализ уравнения показывает, что структурах мультиплексора должна содержать два инвертора, 0 1 х 1 четыре конъюнктора и один четырехвходовой 1 0 х дизъюнктор. Синтезированная по таким призна - 1 1 х 3 кам схема показана на рис. Наращивание размерности мультиплексора возможно с помощью пирамидальной структуры из нескольких мультиплексоров меньшей размерности. В этом случае первый каскад должен содержать столько мультиплексоров, сколько необходимо для обеспечения нужного суммарного) количества входных линий. Рис. 19.4. Структурная схема мультиплексора 4-1 и его интегральное изображение Мультиплексоры первого каскада адресуются одними тем же кодом, составленным из соответствующего числа младших разрядов общего адресного кода. Если число адресных разрядов мультиплексоров первого каскада n 1 , а общее число адресных разрядов – n (соответствует суммарному числу адресуемых входных линий 2 n ), то мультиплексор второго каскада должен иметь (n - n 1 ) адресных разрядов. Например, для построения мультиплексора 32-1 на мультиплексорах меньшей размерности, в первом каскаде можно использовать четыре мультиплексора 8-1, а во втором каскаде – один мультиплексор. При этом в пятиразрядном адресном коде (2 5 = 32) два старших разряда принадлежат мультиплексору второго каскада, а три младших – объединённым адресным входам мультиплексоров первого каскада. Для мультиплексора второго каскада входными линиями являются выходные линии мультиплексоров первого каскада. Реализация логических функций на основе мультиплексоров С помощью мультиплексора, имеющего n адресных входов, можно последовательно адресовать на выход 2 n разрядов информационного слова, поданного на информационные входы. Для воспроизведения на выходе мультиплексора значения логической функции, имеющей n аргументов, используется условие, согласно которому каждому набору аргументов соответствует передача на выход одного из сигналов, поданных на информационные входы. Следовательно, если на адресные входы мультиплексора подать кодовый набор аргументов функции, а на информационные входы – соответствующие значения функции, то получим устройство, воспроизводящее на выходе значения функции, соответствующие набору аргументов этой функции, установленному на адресных входах мультиплексора. На рис. 19.5. приведен пример использования мультиплексора 8-1 в качестве логического устройства (универсального логического элемента) [43] для реализации функции трех аргументов F(A 4 , A 2 , A 1 ). Рис. 19.5. Схема включения мультиплексора 8 – 1 для реализации функции трех аргументов, заданной таблично Демультиплексор Демультиплексор выполняет операцию, обратную операции мультиплексора, те. передаёт данные из одной входной линии в одну из нескольких выходных линий. Управление коммутацией осуществляется с помощью адресного кода, устанавливаемого на адресных входах, при этом адресуются, в отличие от мультиплексора, не входные, а выходные выводы. В общем случае число выходных линий определяется разрядностью n кода согласно соотношению N = 2 n . Синтез демультиплексора рассмотрим на примере демультиплексора, для которого N=4. Составляем таблицу истинности (таблицу функционирования, в которой адресный код обозначен символами а к , выходные линии символами Y i , а сигнал на входе обозначен символом а а Y 0 Y 1 Y 2 В соответствии с таблицей истинности характе- 0 0 F 0 0 0 ритические уравнения такого устройства будут 0 1 0 F 0 0 Y 0 = a 0 a 1 F; Y 1 = a 0 a 1 F; Y 2 = a 0 a 1 F; Y 3 = a 0 a 1 F. 1 0 0 0 F 0 Соответствующая этим уравнениям структурная схема должна содержать два инвертора и четыре трёхвходовых конъюнктора (рис. 19.6). Рис. 19.6. Структурная схема демультиплексора 1-4 и его УГО 19.3. Сумматоры Сумматором называется комбинационный функциональный узел, предназначенный для арифметического сложения двоичных чисел. Основным узлом сумматора является одноразрядный сумматор, на основе которого строятся многоразрядные сумматоры. Одноразрядный сумматор выполняет арифметическое сложение одноразрядных двоичных чисел аи бита переноса c i из младшего разряда, образуя на выходах значения суммы S i и бита переноса в старший разряд Сумматор, не имеющий бита переноса из младшего разряда, называют полусумматором. Он имеет два входа и два выхода в отличие от полного одноразрядного сумматора, имеющего три входа и два выхода. Таблицы истинности для одноразрядных сумматоров показаны ниже. a i b i c i S i c i+1 a 0 b 0 S 0 c 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 1 В соответсвии с таблицами истинности 1 1 0 0 1 можно составить характеристические уравнения для одноразрядного полного сумматора и полусумматора S i = a i b i c i + a i b i c i + a i b i c i + a i b i c i ; S 0 = a 0 b 0 + a 0 b 0 ; c i+1 = a i b i + a i c i + b i c i ; c 0 = a 0 По полученным характеристическим уравнениям нетрудно синтезировать структурные схемы, используя нужные логические элементы. Выражение для бита переноса с записано после минимизации полного выражения, полученного из таблицы истинности. Обычно сумматоры выполняются многоразрядными. Число входов и выходов такого сумматора определяется разрядностью слагаемых. Структуру многоразрядного сумматора определяет способ передачи сигнала переноса от младшего разряда к старшему. Различают два основных вида сумматоров с последовательными параллельным переносом. На основе этих вариантов разработано несколько видов сумматоров для сложения параллельных и последовательных операндов, сумматоры групповой структуры, накапливающие сумматоры и др. В сумматорах с последовательным переносом выход переноса i– разряда последовательно соединен с входом (i+1) разряда. Структурная схема такого сумматора показана на рис. 19.7. Рис. 19.7. Структурная схема многоразрядного сумматора с последовательным переносом Важным параметром сумматора является его быстродействие. Для получения максимального быстродействия разработаны сумматоры для параллельных операндов с параллельным переносом. В таких сумматорах сигналы переноса для каждого разряда формируются специальными схемами, на входы которых поступают те переменные, которые необходимы для выработки бита переноса. К ним относятся внешний входной перенос (если он есть) и значения всех разрядов слагаемых, младших относительно данного. Структурная схема сумматора для сложения двух разрядных чисел представлена на рис. 19.8, где CR – cхемы формирования переносов. Быстродействие в таких сумматорах достигается за счет того, что биты переносов формируются практически одновременно сформированием результата. Рис. 19.8. Структурная схема сумматора для сложения двух параллельных операндов с параллельным переносом Накапливающий сумматор представляет собой сочетание комбинационного сумматора и тактируемого регистра, причем очередное слагаемое добавляется к содержимому сумматора и результат замещает старое значение суммы [43]. 19.4. Цифровой компаратор Компаратор устройство сравнения служит для определения соотношения между двумя кодовыми словами. Такими соотношениями можно считать меньше, равно, больше. Принято считать, что выходные функции, вырабатываемые компараторами, принимают единичные значения, если соблюдаются указанные выше соотношения, и равны нулю, если не соблюдаются. Например, функция равенства если A=B и равна нулю, если. С учетом принятого соглашения таблица истинности компаратора двух одноразрядных чисел будет выглядеть так, как показано на рис. 19.9. Рис. 19.9. Таблица истинности, структурная схема и условное обозначение компаратора двух одноразрядных слов Устройства сравнения строятся на основе поразрядных операций над одноименными разрядами обоих слов. Признак равенства разрядов. Компараторы для слов большей разрядности получают наращиванием размерности путем использования нескольких схем компараторов. Например, для сравнения восьмиразрядных чисел можно использовать две четырехразрядные схемы. Для этой цели в четырехразрядном компараторе предусмотрены три дополнительных входа А>В, А=В, А<В, к которым подводятся соответствующие выходы схемы, выполняющей сравнение младших разрядов. 19.5. Преобразователи кодов Преобразователи кодов используются для перевода представления информации из одного кода в другой. Необходимость такого перевода возникает потому, что для представления информации используют различные двоичные и двоично-десятичные коды. Таблицы истинности некоторых кодов для десятичных чисел представлены ниже. Синтез преобразователей кодов осуществляется в соответствии с таблицами их функционирования. В качестве примера рассмотрим синтез схемы, преобразующей двоично- десятичный код (8421) в код Айкена (2421). С этой целью каждую переменную кода Айке- на будем рассматривать как функцию соответствуюших коэффициентов двоично-десятичного кода. В этом случае можно в соответствии с таблицами составить характеристические уравнения для каждой переменной кода 2421. Например, для переменной имеем k 3 =e 3 e 2 e 1 e 0 + e 3 e 2 e 1 e 0 + e 3 e 2 e 1 e 0 + e 3 e 2 e 1 e 0 + e 3 e 2 e 1 Составив характеристические уравнения для всех переменных кода Айкена, можно упростить их согласно правил логических преобразований, затем построить структурную схему преобразователя. Однако более эффективным является метод структурного проектирования с использованием карт Карно. Согласно этому методу составляем карты Карно для переменных k 3 , k 2 , k 1 k 0 , причем клетки, незаполненные значениями аргументов ее, заполняем значениями 1 либо 0, делаем соответствующие объединения и записываем минимизированные выражения для переменных k. В результате минимизации получим k 3 = e 3 + e 2 e 1 + e 2 e 0 ; k 2 = e 3 + e 2 e 1 + e 2 e 0 ; k 1 = e 3 + e 2 e 1 + e 2 e 1 e 0 ; k 0 = Полученные выражения полностью определяют структуру и состав элементов преобразователя. Однако технологически более рациональны структуры, выполненные на однотипных логических элементах, например на элементах И-НЕ. Структурная схема такого преобразователя представлена на рис. 19.10. Рис. 19.10. Структурная схема преобразователя кода 8421 в код 2421 19.6. Арифметико-логическое устройство Арифметико-логическое устройство (АЛУ) – это функциональный узел, предназначенный для реализации арифметических и логических операций по обработке цифровой информации. Типичное АЛУ (обычно четырёхразрядное) имеет входы операндов Аи В, входы выбора операций S, вход переноса Си вход М (Mode), сигнал на котором задает тип выполняемых операций логические (Мили арифметико-логические (М. Перечень выполняемых АЛУ операций приведен ниже в табл. [43] (рис. 19.11). Рис. 19.11. Таблица функций и условное изображение разрядного АЛУ Набор логических операций АЛУ позволяет воспроизводить все функции двух переменных. В арифметико-логических операциях сочетаются логические и арифметические операции одновременно. Выражение типа А В + АВ следует понимать следующим образом вначале поразрядно выполняется операция инвертирования (В, затем логическое сложение А В, умножение (АВ) и последующее арифметическое сложение. Для выполнения операций над словами большой размерности АЛУ соединяются друг с другом с организацией последовательных или параллельных переносов. Организацию параллельных переносов осуществляют с помощью специальных схем – блоков ускоренного переноса, для чего в схеме АЛУ (см. рис. 19.11) предусмотрены два дополнительных выхода (G, H), позволяющих организовать параллельный перенос. ТРИГГЕРЫ И ЦИФРОВЫЕ АВТОМАТЫ Триггер – устройство, имеющее два устойчивых состояния, у которого переход из одного состояния в другое происходит при воздействии управляющего сигнала вследствие регенеративного процесса. Слово триггер означает спусковое устройство – курок. Отличительной способностью симметричного триггера является свойство запоминания двоичной информации, те. триггер обладает памятью, под которой подразумевают способность оставаться водном из двух состояний и после прекращения действия переключающего (управляющего) сигнала. Приняв одно из состояний за «1», а другое за «0», можно считать, что триггер может хранить (помнить) один разряд числа, записанного в двоичном коде, (1 бит. Регенеративным обычно называют процесс, сопровождающийся самовозбуждением, (самостимулированием). Такой процесс наблюдается в электрической цепи, охваченной положительной обратной связью с петлевым усилением Кон характеризуется резким изменением токов и напряжений вцепи. Триггерная схема на двух усилительных каскадах Рассмотрим принцип действия триггера, для чего возьмем два простейших усилителя и соединим их так, чтобы они были охвачены ПОС (рис. 20.1). Рис. 20.1. Триггерная схема на двух транзисторах В этой схеме возможны теоретически четыре состояния 1 – оба транзистора открыты, 2 – оба транзистора закрыты, 3 – открыт Т, Т – закрыт, 4 – Т открыт, Т – закрыт. Особенность схемы в том, что первые два состояния являются неустойчивыми. Предположим, что оба транзистора открыты и находятся в активном режиме. Ввиду симметрии схемы должны быть равны токи коллекторов и токи базы. Неизбежны малейшие флуктуации тока. Например, увеличится чуть-чуть ток коллектора VT1 – это повлечет за собой обязательное уменьшение напряжения на этом коллекторе, а оно вызовет уменьшение базового тока транзистора VT2, что вызывает увеличение коллекторного напряжения транзистора VT2. В свою очередь это увеличение приведет к увеличению базового тока транзистора Т, которое вызовет увеличение степени открытия VT1, те. дальнейшее уменьшение коллекторного напряжения и увеличение коллекторного тока транзистора VT1. Процесс носит лавинообразный характер и будет продолжаться до тех пор, пока не прекратится действие положительной обратной связи. Это произойдет, когда транзистор Т войдет в режим насыщения, а транзистор Т – в режим отсечки. Триггерная схема (триггер) окажется в устойчивом состоянии. Совершенно аналогично будут проходить процессы, если начнет изменяться ток транзистора Т. Параметры схемы могут быть подобраны так, что открытый транзистор насыщен, либо находится на границе активной области и не входит в режим насыщения. В первом случае триггер называется насыщенным, во втором – ненасыщенным. Водном из устойчивых состояний триггер может находиться как угодно долго до момента, пока не поступит сигнал от внешнего источника управляющего напряжения. Управляющее напряжение можно вводить различными способами, например, через входные диоды VD1, VD2. Пусть транзистор Т – закрыта Т – открыт. Подадим открывающий импульс в цепь базы транзистора Т. Как только появится ток коллектора VТ2,транзистор Т выйдет из насыщения, возникнет регенеративный процесс, приводящий к опрокидыванию триггера, те. транзистор Т откроется, Т закроется. Конденсаторы, показанные в схеме, не изменяя сути процесса, предназначены для ускорения этого процесса. Чтобы перевести триггер в другое устойчивое состояние, нужно подать управляющий импульс теперь на базу другого транзистора Т, который находится в состоянии отсечки. Процесс пройдет аналогично. Если бы вместо этого мы подали открывающий импульс вновь на транзистор уже открытый, это не изменило бы состояния триггера. Если подать открывающие импульсы на оба транзистора, они оба могут открыться, но после снятия импульса возникнет неопределенность, т. к. любой из транзисторов окажется в запертом состоянии. Следовательно, такая комбинация управляющих импульсов должна быть запрещена. У рассматриваемого триггера два информационных входа и два выхода. Они имеют специфические названия один из выходов называют прямыми обозначают буквой Q (quit - покидать, оставлять, другой – инверсными обозначают Q (не ку, ку под чертой. Этим подчеркивается, что сигнал противоположен первому. Состояние триггера чаще всего отождествляют с сигналом на прямом выходе. Считается, что триггер установлен, если Q = 1, (Q = 0), те. находится в единичном состоянии. Триггер сброшен, погашен, те. находится в нулевом состоянии, если Q = 0, (Q = 1). Когда управляющие входы (R и S) неактивны (в данном случае R= 0, S = 0), триггер находится в режиме хранения. Различают три состояния триггера установлен, сброшен, хранение. Вход, по которому триггер устанавливается в единичное состояние, обозначают входом S (set установка. Вход, по которому триггер устанавливается в нулевое состояние, обозначают R (reset – возврат. В нашем случае, если мы обозначили Q и Q вход S будет на схеме слева, а вход R – справа. |